Tutte le flip-flop interno FPGA sono flip flop D?

AFAIK sono tutti D FF / Fermi nei dispositivi Xilinx.Mai usato Altera, però, probabilmente lo stesso, perché sono i più comunemente utilizzati sia per la logica sequenziale e registri di stoccaggio.Se sono necessari altri tipi possono essere manifesta con l'aiuto di circostanti logica.

 
Se sono tutti Flip flop D all'interno FPGA, secondo la digram tempi di flip flop D come seguenti:

We Don't Need pagare attenzioni troppo in ritardo di tempo tra registri interni pipeline all'interno FPGA in quanto i dati stanno per essere catturati alcun modo se vogliamo organizzare registri all'interno FPGA correttamente.

Pensi che ho ragione?

 
Alcuni FPGA Xilinx anche fornire particolari dual Data Rate (DDR) flop nel IOBs.Hanno due orologi.

Se il tuo disegno è sincrona e utilizza solo un orologio, allora forse tutto ciò che serve è un vincolo periodo di clock.Poi il software verrà automaticamente posto e via la logica per soddisfare le esigenze di installazione e tenere tutti i flop (o si può lamentare che non possono soddisfare le vostre vincoli).Per i progetti più complessi e critici per I / O tempo, potrebbe essere necessario vincoli temporali aggiuntivi.

Il vostro diagramma temporale mostra i dati cambiando simultaneamente con CLK.Attenzione ai possibili setup / hold violazioni.

 
La risposta breve alla tua domanda per quanto riguarda per FPGA Xilinx è sì il FF in FPGA sono DFF.Tuttavia è possibile, non sempre e solo ignorare l'elemento tempi relativi a questi dispositivi.

Un buon esempio è la differenza tra la famiglia Spartan 2 e Virtex 5.Entrambi sono FPGA ed entrambi hanno FFs, ma si deve guardare l'elemento base di questi dispositivi.La fetta come la sua chiamata a Xilinx è tra queste per famiglie e avrà tempi diversi per lo stesso pezzo di codice.

Devi sempre essere consapevoli del vostro tempo per FFs se di tipo D o no.Basta guardare le fette di due sapersi ho citato qui sopra per vedere quale tipo di logica di tali proventi.Se ciò non dimostra che si deve ancora prestare attenzione ai tempi FF se siete pipelining o meno allora tutto quello che posso dire è buona fortuna.

Per informazioni di riferimento su ciò che sto parlando vedere a pagina 11 della completa Spartan 2 foglio di famiglia e le pagine 157, 158, e 161 del Virtex 5 utenti guida.

E

 
salve!
U ur scrivere codice personalizzato per JK flip flop in una delle HDL.Penso che la FPGA sarà dedurre una logica Combi e aggiungerlo al DFF per convertirlo in JK.

correggetemi se sbaglio

grazie e regads

Deepak

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top