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pwq1999
Guest
Scrivo banco di prova con Verilog, il mio ingresso segnali di cambiamento, allo stesso tempo con il fronte di salita del clock.ora domanda è, la mia fronte di salita del clock di rilevare il valore dei segnali 'che viene dopo fronte di salita del clock, ma penso che il valore del segnale di ingresso' dovrebbe essere prima di fronte di salita del clock i's.
qualsiasi trucchi possono essere suggerite durante la simulazione con ModelSim?
grazie!
qualsiasi trucchi possono essere suggerite durante la simulazione con ModelSim?
grazie!