totale divide no.

[jasonkee111]

Fondamentalmente vorrei dividere il totale no.di bit inseriti da utenti diversi in blocco di 8 bit.

ad esempio 12 bit inseriti dall'utente.Poi si dividono per OUT0 [7:0] e OUT1 [3:0].

In questo caso ho l'utilizzo della memoria.Modulo
....
input [63:0] out_pin_in;
reg [7:0] out_reg [7:0];
...

sempre (*)
for (i = 0; i <8; i = i 1)
iniziare
if (ocount_e> = 8)
iniziare;out_reg <= out_pin_in [((i * 8) 7): (i * 8)];fine
fine
...
Tuttavia, ho affrontato un errore "non è costante".

in blue colour have problem.

Posso abbastanza sicuro che la i
in colore blu sono problemi.Ma non ho idea di risolverlo.Qualcuno può aiutare su di esso?Grazie

 

[teja321]

provare

out_reg <= out_pin_in [i * 8 : 8];

 

[aji_vlsi]

teja321 ha scritto:

provareout_reg <= out_pin_in [i * 8 : 8];

 

[teja321]

I stand by la mia dichiarazione di

out_reg <= out_pin_in [i * 8 : 8];

quando il ciclo viene srotolato sarebbe come

out_reg [0] <= out_pin_in [0 : 8];
....
....
cioè
out_reg [0] <= out_pin_in [7:0];
....
....

Si veda la parte vettoriale selezionare in Verilog HDL: Samir Palnitkar

Fatemi sapere se sbaglio ..