Toplevel Verilog con entità VHDL

[niklar]

Ciao,

Ho diverse entità VHDL che vorrei creare un'istanza in un file toplevel Verilog.Come si può fare?

Grazie

 

[tahiti]

dipende da un simulatore che si usa.Se si utilizza ModelSim, controllare i capitoli di simulazione di guida per l'utente misti

tahiti

 

[Verilog]

Inoltre, essa dipende sintetizzatori

 

[niklar]

Beh, stiamo cercando di eseguire Design Analyzer di Synopsis.Vi è una relativamente buona tutorial su Verilog design.

Tuttavia, il codice che abbiamo scritto in VHDL.Così, ci sia dovuto "forzare" Design affrontare Analyzer con essa o fare un toplevel codice Verilog e VHDL in qualche modo instatiate soggetti in essa.

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />Il problema con VHDL è che non riesce a trovare sono stati, dobbiamo specificare la tecnologia (cmosp18).Mantiene il default - GTECH (la tecnologia in generale?)

 

[my_garden]

Gli uomini * o's FPGAV può fare questo lavoro.E spec * rum o X-Vhdl possibile trasferire la parola due.

 

[sempre @ smart]

niklar ha scritto:

Beh, stiamo cercando di eseguire Design Analyzer di Synopsis.
Vi è una relativamente buona tutorial su Verilog design.Tuttavia, il codice che abbiamo scritto in VHDL.
Così, ci sia dovuto "forzare" Design affrontare Analyzer con essa o fare un toplevel codice Verilog e VHDL in qualche modo instatiate soggetti in essa.
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />

Il problema con VHDL è che non riesce a trovare sono stati, dobbiamo specificare la tecnologia (cmosp18).
Mantiene il default - GTECH (la tecnologia in generale?)

 

[sempre @ smart]

niklar ha scritto:

Beh, stiamo cercando di eseguire Design Analyzer di Synopsis.
Vi è una relativamente buona tutorial su Verilog design.Tuttavia, il codice che abbiamo scritto in VHDL.
Così, ci sia dovuto "forzare" Design affrontare Analyzer con essa o fare un toplevel codice Verilog e VHDL in qualche modo instatiate soggetti in essa.
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />

Il problema con VHDL è che non riesce a trovare sono stati, dobbiamo specificare la tecnologia (cmosp18).
Mantiene il default - GTECH (la tecnologia in generale?)