C
cbear81
Guest
Salve,
Ho bisogno di generare un livello di progettazione due gerarchico (chip blocco) in Astro.Dopo il luogo e il percorso è completo per il blocco di basso livello, ho bisogno di generare un calendario (TIM), vista attraverso la creazione di CLF.Dopo aver impostato il calendario che ho generato la CLF usando 'astTimingModel'.
Tuttavia, ho notato che i ritardi di ingresso non sono presenti i file di CLF.TUF contiene i ritardi di uscita (relativo al clock in forma di defineTimeTLU), nonché di capacità portuali (definePortCapacitance).La mancanza di informazioni in ingresso ritardo sta provocando violazioni calendario al livello più alto.
Mi sto perdendo tutte le misure per generare il modello di temporizzazione in Astro?
Inoltre, ho bisogno di utilizzare un modello gerarchico Timing View (HTV)?
Ho bisogno di generare un livello di progettazione due gerarchico (chip blocco) in Astro.Dopo il luogo e il percorso è completo per il blocco di basso livello, ho bisogno di generare un calendario (TIM), vista attraverso la creazione di CLF.Dopo aver impostato il calendario che ho generato la CLF usando 'astTimingModel'.
Tuttavia, ho notato che i ritardi di ingresso non sono presenti i file di CLF.TUF contiene i ritardi di uscita (relativo al clock in forma di defineTimeTLU), nonché di capacità portuali (definePortCapacitance).La mancanza di informazioni in ingresso ritardo sta provocando violazioni calendario al livello più alto.
Mi sto perdendo tutte le misure per generare il modello di temporizzazione in Astro?
Inoltre, ho bisogno di utilizzare un modello gerarchico Timing View (HTV)?