Timing domande?

[mImoto]

Cari tutti,

Sono un po 'nuovo, con problemi di tempistica e vorrei porle tre
domande.Così, here we go:

Prima domanda:

Nel mio disegno che ho per il controllo / CS e / segnali RD.Le specifiche dice
che il segnale / RD ha un tempo di installazione per l'affermazione di / CS di 0NS (/ CS
devono essere fatti valere almeno 0NS prima / RD si afferma) e di Thold / CS
/ RD è anche 0NS (i / CS deve essere de-ha affermato dopo la / RD è
de-ha affermato).Nel TimingQuestion.jpg si può vedere che se nella mia macchina a stati Affermo
e de-affermano / CS uno ciclo di clock prima e dopo / RD quindi i tempi sono più
sempre corretta.Nel caso di segnale / CS1 affermo e de-affermano / CS1 in
il ciclo stesso / RD, allora sembra che potrebbe essere possibile che le temporizzazioni sono
non soddisfatte.Credo che facendo la prima opzione aggiunge ritardo e vorrei
sapere come si fanno questi esperti, voglio dire, che si modifica / CS nella stessa
ciclo come / RD o non (segnale / CS1 o segnale / CS in bmp.)?.

seconda domanda simile:

Ho un bus dati e alle specifiche dire che mi deve rilasciare i dati a
almeno 0NS per poi risalire (de-asserendo) il segnale / ACK.Devo anche
rilasciare il bus dati e nel ciclo successivo aumento del ACK / o è meglio
fare nel ciclo stesso di non aggiungere i ritardi (come segnale / ACK1 nel TimingQuestion.jpg)?.

terza domanda:

Ultima domanda:

Nella mia macchina dello Stato vorrei andare da STATE0 a STATE1 quando un
segnale asincrono / DS va bassa (mi riferisco con il fronte di discesa del / DS).Io
hanno pensato di utilizzare questo EdgeDetectingSynchronizer.jpg e passare a STATE1 quando / DS2 è '0 'e la produzione è '1'.Vorrei che essere corretti per sincronizzare il segnale / DS asincrono (nel mio caso il segnale VME)?.Grazie e cordiali saluti,

mimoto

 

[tom_hanks]

1.
in fondo, dipendono dal design ..
se nel suo genere ROM di cosa la u può affermare e deassert sia il segnale sul ciclo stesso ..
ma se la sua logica di alcuni FIFO o poi affermare prima / n poi CS / RD
similarliy deassert / RD segnale 1 allora / CS ... funzionare in modo ur sarà con AVENTE a / cs ..

2.
sembrare po 'di confusione ..

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />di solito se i dati degli autobus è relesed di progettazione, poi in cambio non ottenere il segnale acknoldege come input ..
I guess u have a campione la ack come una bandiera ricevuto .. significa u possibile inviare i dati successivo solo dopo
receving questo segnale ..

3.
I didnt get questione ur ..

tom

 

[pplu]

3.Questo è un circuito per rilevare il fronte di salita.Per rilevare il fronte di discesa,
gli ingressi alla porta dovrebbe essere scambiati, in tal modo un impulso sull'uscita
indica il fronte di discesa del / DS e si può passare allo stato.Questo circuito
introdurrà ritardo, e sarebbe corretto se gli altri segnali sono felici
con questo ritardo.

 

[Tut]

In riferimento alla tua domanda VME, u possibile controllare il livello della linea DS al .. aumenti o diminuzioni bordo (a seconda di quale?) Del ur orologio usandovedendola come un segnale basso, u possibile passare allo stato successivo ...