Synthesis problema

[essi]

Ho un progetto, che io provi ad eseguire la sintesi con due frequenze.
È possibile che l'area generato con quello con la maggiore frequenza è più piccolo di quello con frequenza più bassa?

Sto usando Design Compiler.

 

[eda_wiz]

Area maggiore frequenza sarà di solito superiore a quella zona a bassa frequenza, se tutto il resto rimane la stessa

 

[vikasjn]

ricontrolla ur carico u filo modello può essere con un pessimista molto ...o può avere andato per overkill ...di solito è il contrario!Io parto dal presupposto che tutti gli altri vincoli rimangono le stesse

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

 

[tutx]

Più alta frequenza - più grande area, che è la verità, se tutti gli altri parametters sono gli stessi.Ricontrollare Pls / ricaricare il vostro progetto.

 

[lionhunter]

l'area è ancora relativa con uno sforzo di ottimizzazione dc, ed il PRI di zona e dei tempi è modificabile per l'ottimizzazione dc.

 

[tom123]

ad alta frequenza di funzionamento di solito bisogno di alta velocità e la logica di unità alto,

questi logica occupano una superficie superiore ai logica a bassa velocità, così sarà bisogno di più spazio

di sintetizzare con una frequenza di funzionamento.
hanno scritto:

Ho un progetto, che io provi ad eseguire la sintesi con due frequenze.

È possibile che l'area generato con quello con la maggiore frequenza è più piccolo di quello con frequenza più bassa?Sto usando Design Compiler.