Synplify Pro tempi

[mycentury2003]

Salve,

Avevo provato diversi versione di Synplify 7,0, 7,1, 7,2 e 7,3.
Ho trovato il tempo pantaloni sono sempre peggiori, come la versione evolve.
Il disegno che, una volta che passa il calendario vincoli 7,0 (15MHz)
ora è su slack-5ns a 7,3.

C'è qualche ulteriori impostazioni ho bisogno di prendersi cura di?

 

[Aramis]

la stessa situazione con me,
Non so che cosa succederà o
ciò che i nuovi vincoli bisogno ....

 

[Juggernaut]

Ricordate che è appena Synplify fare una stima di ciò che i tempi saranno - non è fino a quando non viene eseguito attraverso il FPGA venditori PAR strumenti che è possibile ottenere la risposta definitiva.PAR tempi ha cambiato tutta la revisione?

Inoltre, se sono destinati a una nuova FPGA / PLD architettura potrebbe essere che il venditore ha rivisto FPGA loro caratterizzazione dei dati del dispositivo, ed è questo che riflettano i diversi risultati che si sono sempre ...

J

 

[cyteng]

Ho trovato overset la frequenza di clock possibile ottenere risultati migliori.

 

[fede76pc]

Vi suggerisco di uno icremental approccio sintesi ...La prima volta che provi oversetting la frequenza di clock (es. 200 MHz) e estimeted ottenere la frequenza di clock.Quindi, fare un nuovo passo avanti con la sintesi di una nuova frequenza di clock vicino al precedentemente trovato (uso un po 'maggiore frequenza rispetto al precedente trovato uno)