T
tony_taoyh
Guest
Salve,
Questa mattina, alcuni ragazzi di Synopsys venire al nostro ufficio di presentare
l'aggiornamento dei loro strumenti.
Il seguente è il mio note.Proprio loro parti.
Si prega di donare.
Poiché in questi giorni, mi sono occupato in RF design.
nessun tempo a postare messaggi.Thanks a lot.1.Primo Potenza:
(1) Per 90nm tech,
il 45% il consumo di energia è dovuto alla perdita;
55% è dovuto alla dinamica di potere;
(2) di potenza può includere SDF con dely informazioni.
Ciò consentirà di migliorare la precisione per la potenza di picco di analisi.
Poiché diversi cancello si swith a tempi diversi.
Senza indugio le informazioni, tutte le porte si swith
allo stesso tempo.
SDF non influenza della potenza media consumpton molto.
2.DC-XG modalità:
(1) Utilizzare DDC formazione per la progettazione,
la PB non sarà in futuro il sostegno versione.
Ma, per la tecnologia di file, utilizzare ancora PB formato.
(2) Il più importante caratteristica per XG modo, è il risparmio di memoria.
Circa il 50% per cento di risparmio.
(3) Non
c'è bisogno di utilizzare uniquify comando.Si esegue in modo predefinito.
3.DC FPGA:
Una buona idea è quella di verificare l'equivalenza tra FPGA e ASIC.
In primo luogo, DC e Astro fornirà ASFC formalità file per verificare,
che creerà uno "euqal" tra ASIC e RTL codici.
DC-FPGA fornirà anche ASFC file formalità.
Il più imprtant, è strumento di attuazione
della Xilinx fornirà anche
uno per ASFC formalità.Allo stesso tempo, siamo in grado di costruire una biblioteca da DB
DC FPGA per formalità.Così, possiamo costruire: FPGA = RTL.
Quindi, finalmente, ASIC = FPGA.
Sembra avere senso.
Questa mattina, alcuni ragazzi di Synopsys venire al nostro ufficio di presentare
l'aggiornamento dei loro strumenti.
Il seguente è il mio note.Proprio loro parti.
Si prega di donare.
Poiché in questi giorni, mi sono occupato in RF design.
nessun tempo a postare messaggi.Thanks a lot.1.Primo Potenza:
(1) Per 90nm tech,
il 45% il consumo di energia è dovuto alla perdita;
55% è dovuto alla dinamica di potere;
(2) di potenza può includere SDF con dely informazioni.
Ciò consentirà di migliorare la precisione per la potenza di picco di analisi.
Poiché diversi cancello si swith a tempi diversi.
Senza indugio le informazioni, tutte le porte si swith
allo stesso tempo.
SDF non influenza della potenza media consumpton molto.
2.DC-XG modalità:
(1) Utilizzare DDC formazione per la progettazione,
la PB non sarà in futuro il sostegno versione.
Ma, per la tecnologia di file, utilizzare ancora PB formato.
(2) Il più importante caratteristica per XG modo, è il risparmio di memoria.
Circa il 50% per cento di risparmio.
(3) Non
c'è bisogno di utilizzare uniquify comando.Si esegue in modo predefinito.
3.DC FPGA:
Una buona idea è quella di verificare l'equivalenza tra FPGA e ASIC.
In primo luogo, DC e Astro fornirà ASFC formalità file per verificare,
che creerà uno "euqal" tra ASIC e RTL codici.
DC-FPGA fornirà anche ASFC file formalità.
Il più imprtant, è strumento di attuazione
della Xilinx fornirà anche
uno per ASFC formalità.Allo stesso tempo, siamo in grado di costruire una biblioteca da DB
DC FPGA per formalità.Così, possiamo costruire: FPGA = RTL.
Quindi, finalmente, ASIC = FPGA.
Sembra avere senso.