V
vite
Guest
Ciao amico,
Sono un principiante di sintesi e DFT, ma ho per gestire un vero e proprio progetto di sintesi da solo.
Ho ottimizzato il chip netlist con DC compilatore, e il FF è stato cambiato per la scansione di compilare con-FF-scan comando (ma solo con lo stile di scansione multiplexed_flip_flop in questa fase, nessuna altra configurazione di prova.)
adesso, ho scritto un semplice script per controllare la scansione del flusso di sintesi, ma non ho idea di alcuni violazione ~ ~ ~
Le mie domande sono:
1, è la sintesi di cui sopra il flusso a destra?Posso solo impostare la scansione FF stile nella prima fase di sintesi?
2, il mio semplice script è il seguente,
read_file formato verilog $ netlist_path / top.v
set top top
current_design $ top
collegamento
set_scan_configuration stile multiplexed_flip_flop
set_scan_configuration-clock_mixing no_mix
set_dft_signal vista spec-tipo TestMode-porto pad_testen-active_state 1
set_dft_signal vista spec-tipo Reset-porto pad_rst_-active_state 0
set_dft_signal vista spec-tipo ScanClock-porto-pad_pxclk tempi (45 55)
set_dft_signal vista spec-tipo ScanEnable-porto pad_d4-active_state 1
create_test_protocol
dft_drc-verbose
preview_dft
dft_drcNon ho definire scansione catena numero ora perché voglio verificare il risultato utilizzando strumento per contare il numero catena con orologio dominio. (È tutto vero?)Ho violazione:
Attenzione: Orologio CKN ingresso di uvc/m8192x8_addr_t_reg_2_ DFF non è stata controllata.(D1-1)
Attenzione: Impostare ingresso di SN uvc/clk_gen/cnt_2u_reg_6_ DFF non è stata controllata.(D2-1)
Attenzione: Reset RN ingresso del DFF uvc/m8192x8_addr_t_reg_2_ non è stato controllato.(D3-1)
Attenzione: Orologio CK ingresso del DFF uvc/sparecell1/rffp0 non attiva quando l'ora è impostata su.(D9-1)
==> Non so perché questa violazione viene segnalato e come risolvere questo problema?
D1 uomo e mi sono:
Quando tutte le porte sono ora in via di Stato, tutti gli ingressi di clock del flip-flops deve inoltre essere in stato "off.
A causa di questa violazione è una errata o mancante, orologio definizione.
==> quello che la media di "fuori provincia" e "il membro"?
==> come faccio a definire l'orologio?create_clock uso o create_generate_clock come in DC? (I tempi fissati vincoli quando si netlist con CC)
Attenzione: Orologio CK ingresso del DFF uvc/sparecell1/rffp0 non può catturare dati.(D17-1)
==> ciò che
è questa violazione significa? come risolverlo?
3, uno potrebbe dare qualche consiglio sul flusso DFT DFT e la scrittura di script?
Grazie!
Sono un principiante di sintesi e DFT, ma ho per gestire un vero e proprio progetto di sintesi da solo.
Ho ottimizzato il chip netlist con DC compilatore, e il FF è stato cambiato per la scansione di compilare con-FF-scan comando (ma solo con lo stile di scansione multiplexed_flip_flop in questa fase, nessuna altra configurazione di prova.)
adesso, ho scritto un semplice script per controllare la scansione del flusso di sintesi, ma non ho idea di alcuni violazione ~ ~ ~
Le mie domande sono:
1, è la sintesi di cui sopra il flusso a destra?Posso solo impostare la scansione FF stile nella prima fase di sintesi?
2, il mio semplice script è il seguente,
read_file formato verilog $ netlist_path / top.v
set top top
current_design $ top
collegamento
set_scan_configuration stile multiplexed_flip_flop
set_scan_configuration-clock_mixing no_mix
set_dft_signal vista spec-tipo TestMode-porto pad_testen-active_state 1
set_dft_signal vista spec-tipo Reset-porto pad_rst_-active_state 0
set_dft_signal vista spec-tipo ScanClock-porto-pad_pxclk tempi (45 55)
set_dft_signal vista spec-tipo ScanEnable-porto pad_d4-active_state 1
create_test_protocol
dft_drc-verbose
preview_dft
dft_drcNon ho definire scansione catena numero ora perché voglio verificare il risultato utilizzando strumento per contare il numero catena con orologio dominio. (È tutto vero?)Ho violazione:
Attenzione: Orologio CKN ingresso di uvc/m8192x8_addr_t_reg_2_ DFF non è stata controllata.(D1-1)
Attenzione: Impostare ingresso di SN uvc/clk_gen/cnt_2u_reg_6_ DFF non è stata controllata.(D2-1)
Attenzione: Reset RN ingresso del DFF uvc/m8192x8_addr_t_reg_2_ non è stato controllato.(D3-1)
Attenzione: Orologio CK ingresso del DFF uvc/sparecell1/rffp0 non attiva quando l'ora è impostata su.(D9-1)
==> Non so perché questa violazione viene segnalato e come risolvere questo problema?
D1 uomo e mi sono:
Quando tutte le porte sono ora in via di Stato, tutti gli ingressi di clock del flip-flops deve inoltre essere in stato "off.
A causa di questa violazione è una errata o mancante, orologio definizione.
==> quello che la media di "fuori provincia" e "il membro"?
==> come faccio a definire l'orologio?create_clock uso o create_generate_clock come in DC? (I tempi fissati vincoli quando si netlist con CC)
Attenzione: Orologio CK ingresso del DFF uvc/sparecell1/rffp0 non può catturare dati.(D17-1)
==> ciò che
è questa violazione significa? come risolverlo?
3, uno potrebbe dare qualche consiglio sul flusso DFT DFT e la scrittura di script?
Grazie!