A
adilkhan123
Guest
Ciao a tutti ho bisogno di strumento di sintesi ASIC per il mio progetto Can U Help Me per scoprire questo tipo di strumento.
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dexter_ex_2ks
Guest
Dalla mia esperienza, che è molto molto poco, rispetto ad altri, so che c'è Xilinx (pack web che può essere scaricato e installato, gratuito o in prova a scopo di studio), ma penso che questo è per la sintesi di FPGA, ma può fare la sintesi RTL troppo.Un altro strumento che è possibile utilizzare è Icarus Verilog (iverilog), che si può chiamare la linea di comando con la "S" di bandiera, che produrrà un file di formato EDIF (che è la netlist dalla sintesi), leggere il manuale di Icarus Verilog.
Ma ti consiglio vivamente per l'utilizzo di Xilinx, che può sintetizzare da Verilog e VHDL da Ito porta standard di livello (INV, AOI, DFF, ecc.)Non vi sono limiti di tempo o di ottimizzazione che si possono utilizzare in questo programma (spero di sbagliarmi).Sono anche interessato a questi strumenti (libero), quindi per favore fatemi sapere se avete trovato una soluzione migliore (forse si può trovare da qualche parte, in una Università di alcuni strumenti che è possibile lavorare con le quali Synopsys Design Compiler o cadenza RTL compilatore o BuildGates, e se si può si può caricare la fonte lì, e la sintesi, ma solo per scopo educativo).
Per Xilinx non hai bisogno di una scheda FPGA necessario, è in grado di sintetizzare da codice sorgente (Verilog e VHDL), uno dit genererà un generico (standard) schematico (questo non avrà caratteristiche di FPGA come LUT, sarà generale, e lo si può utilizzare nel progetto ASIC, finché non hai bisogno di ottimizzazione).
Spero che questo vi aiuterà, ti preghiamo di inviare se trovate qualcosa d'altro, perché come ho già detto che mi interessa troppo.
E ho dimenticato di dire che in Xilinx (come mi ricordo) non è possibile caricare una libreria di celle standard ....
Have a nice day.
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
Ma ti consiglio vivamente per l'utilizzo di Xilinx, che può sintetizzare da Verilog e VHDL da Ito porta standard di livello (INV, AOI, DFF, ecc.)Non vi sono limiti di tempo o di ottimizzazione che si possono utilizzare in questo programma (spero di sbagliarmi).Sono anche interessato a questi strumenti (libero), quindi per favore fatemi sapere se avete trovato una soluzione migliore (forse si può trovare da qualche parte, in una Università di alcuni strumenti che è possibile lavorare con le quali Synopsys Design Compiler o cadenza RTL compilatore o BuildGates, e se si può si può caricare la fonte lì, e la sintesi, ma solo per scopo educativo).
Per Xilinx non hai bisogno di una scheda FPGA necessario, è in grado di sintetizzare da codice sorgente (Verilog e VHDL), uno dit genererà un generico (standard) schematico (questo non avrà caratteristiche di FPGA come LUT, sarà generale, e lo si può utilizzare nel progetto ASIC, finché non hai bisogno di ottimizzazione).
Spero che questo vi aiuterà, ti preghiamo di inviare se trovate qualcosa d'altro, perché come ho già detto che mi interessa troppo.
E ho dimenticato di dire che in Xilinx (come mi ricordo) non è possibile caricare una libreria di celle standard ....
Have a nice day.
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
G
Gliss
Guest
Ciò che la scuola fai a sapere che fare sintesi ASIC per Dexter gratis?
D
dexter_ex_2ks
Guest
Hai ragione, ho fatto un errore, io sono ancora uno studente, e nei miei studenti universitari, se vogliono possono utilizzare alcuni dei software fornito con la "University Program Software" o qualcosa di simile (Cadenc * & Synops * , fornire alcuni strumenti), per scopi di studio., but he is asking for free tool, so I thought he's still a student(a lot of students are reading this forum), but once again, I made a mistake assuming that, probably adilkhan wants to learn it in private(at home), but last thing I can imagine
is that he's synthesizing by his own
, to make a chip to sell, and not for study.
Non so se adilkhan123 è ancora uno studente, se ha bisogno di sintetizzare qualcosa, sto pensando ha assunto in una società con accesso al software,
ma lui sta chiedendo strumento gratuito, così ho pensato che è ancora uno studente (un sacco di studenti stanno leggendo questo forum), ma ancora una volta, ho commesso un errore supponendo che, probabilmente adilkhan vuole imparare in privato (in casa), ma l'ultima cosa che posso immaginare è
che è la sintesi da parte sua,
di fare un chip a vendere, e non per studio.
E non ho detto che l'Università "fare sintesi ASIC gratis", ho detto che avranno accesso (se è uno studente), ad alcuni strumenti software (vecchie versioni), ma ancora buona.Nessuno si sintetizzano per lui, dovrà farlo proprio, iniziare ad imparare, questo è quello che volevo dire, e ancora una volta, dispiace per miss-interpretazione.
Con i migliori saluti
Dexter.
is that he's synthesizing by his own
, to make a chip to sell, and not for study.
Non so se adilkhan123 è ancora uno studente, se ha bisogno di sintetizzare qualcosa, sto pensando ha assunto in una società con accesso al software,
ma lui sta chiedendo strumento gratuito, così ho pensato che è ancora uno studente (un sacco di studenti stanno leggendo questo forum), ma ancora una volta, ho commesso un errore supponendo che, probabilmente adilkhan vuole imparare in privato (in casa), ma l'ultima cosa che posso immaginare è
che è la sintesi da parte sua,
di fare un chip a vendere, e non per studio.
E non ho detto che l'Università "fare sintesi ASIC gratis", ho detto che avranno accesso (se è uno studente), ad alcuni strumenti software (vecchie versioni), ma ancora buona.Nessuno si sintetizzano per lui, dovrà farlo proprio, iniziare ad imparare, questo è quello che volevo dire, e ancora una volta, dispiace per miss-interpretazione.
Con i migliori saluti
Dexter.