stato di errore della macchina - Dichiarazione di avvertenza caso

[tyj0423]

ho progettato una macchina a stati, quando proeceeing il design, la RTL di macchina a stati è corretta. Ma, quando ho generare il suo simbolo, e conenct nella entità superiore, la macchina a stati RTL non è la stessa del sub_module, e generare il pericolo pericolo (10272): avviso HDL Verilog causa Dichiarazione al controlflat.v (112): caso Voce destinata a coprire l'espressione di un valore già coperta da un elemento caso precedente perché? come devo fare

 

[mytechface]

controllare tutte le vostre istruzioni case ... si potrebbe avere ripetuto uno dei casi, almeno secondo il rapporto rror.

 

[tariq786]

Avete codificato il FSM correttamente? Sono stati unici o uno caldo codificati?

 

[pev]

Tutto Stato devono essere univoci (non sicuro di aver capito la domanda). Come si codifica lo stato non importa come lo strumento sythesis li ri-incoded come si ritiene più opportuno in ogni caso. Provare a utilizzare i nomi per codificare il vostro stato (più facile da leggere - non so come fare questo con Verilog).