sintesi scatola nera

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Qualcuno può dirmi come impostare una cellula o di riferimento, come una scatola nera in ambiente DC Synopsys.

is_black_box true
command, but it didn't work.

Ho cercato set_attribute
comando is_black_box cellname
vero,
ma non ha funzionato.

 

[yrpavankumar]

Impostazione di una cella come una scatola nera può essere fatto nel seguente modo.
1.creare un file di Verilog della cellula, che sarà vista solo le dichiarazioni del porto.(nessuna funzionalità in esso)
2.leggere questo file Verilog in ambiente DC.
3.impostare l'attributo dont_touch in questa cella prima di compilare.
Ciò creerà una netlist con la cella come una scatola nera.Simulazione netlist può essere fatto utilizzando Verilog modalità comportamentali per la same.STA può essere fatto utilizzando il modello di temporizzazione per la cella e durante la progettazione fisica saremo relacing con fisici info (può essere LEF file).
Spero che questo risponde alla tua domanda.