sintesi della funzione di conversione di tipo

[guzhal]

"Sono le funzioni di conversione di tipo in VHDL sono sintetizzabili."<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />

 

[megastar007]

Sì.Sintetizzabile

 

[Tan]

Si sono syntheisable

 

[guzhal]

quando si tenta di convertire un tipo a 32 bit in un intero, e sintetizzare il codice, dà l'errore, come qui di seguitoERRORE: Argument dimensioni da 32 a integer CONV_INTEGER conversione di tipo '' è troppo grande (ieee_synopsys File / std_logic_unsigned.vhdl, Line 81.182)

ma quando lo faccio lo stesso per un po '16, funziona bene ..
Sono in grado di ottenere ciò che il problema è ..............
è il conv_integer conversione di tipo è limitata ad alcuni pezzi ......
qualcuno può aiutarmi in questo ...<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />

 

[rsrinivas]

integer firmato 32 è un numero di bit in Verilog 2001 I guess standard.

 

[guzhal]

no.intero è 32 bit, ma io sono la conversione di dati a 32 bit del vettore logica std per intero,
esso non consente.in VHDL

 

[shiv_emf]

chk out di riferimento Lingua manuale