Sintesi Aiuto

[nirav1983]

Ciao, io sono nuovo di verilog design.
Ho fatto un po 'trasportare 53 lookahead tolleranza che è parte del mio progetto di tolleranza in virgola mobile.La simulazione è perfetto, ma ho una relazione di sintesi

Utilizzazione dei dispositivi di sintesi:
---------------------------

Dispositivo selezionato: 2s100tq144-6

Numero di Fette: 110 su 1200 9%
Numero di 4 input LUT: 191 su 2400 7%
Numero di incollaggio IOBs: 161 di cui 96 167% (*)

ATTENZIONE: Xst: 1336 - (*) oltre il 100% del dispositivo vengono utilizzate le risorse
Si tratta di un
Dispositivo di destinazione: xc2s100-6-tq144Che cosa sono questi IOBs e come faccio a ridurre al minimo il conte.

Sono anche allegando il mio codice Verilog .........

Inoltre, si prega di suggerire alcuni lettura su FPGA schemi in modo che io possa capire meglio
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[llrry]

Ciao, penso che è possibile scaricare una specifica di Xilinx in xc2s100 sito web, che vi farà capire su risorse interne di un FPGA.

 

[Git]

Bonded IOBs sono Input Output buffer, cioè l'effettivo pin sul chip.Il chip che hai scelto dispone di 144 pin, ma solo 96 sono disponibili per il tuo I / O e si sta tentando di utilizzare 161 pin di I / O.53 ingressi A, B 53 ingressi e 53 uscite tolleranza, più di clock e portare?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />Git

 

[nirav1983]

Ciao ragazzi, un altro problema
Ho progettato un contatore come un dispositivo di chiusura e uno come tolleranza ...

sempre @ (posedge clk)
q <= d;
assegnare d = q 1;
assegnare clk = main_clk & ~ terminal_count;
assegnare terminal_count = | d;

Suppongo che i 2 hanno un po 'controproducente ..... poi in un vero e proprio lavoro, mi hanno il contatore che chiude uno dopo l'orologio bordo d 11 giri a causa del ritardo di tempo per ottenere coinvolti d. ..... ma in un normale eseguire la simulazione, ho capito che chiude esattamente come il d = 11.Come faccio a simulare, ma tenendo il calendario specifiche in considerazione.

 

[shengkaiyi]

Il codice sembra avere qualche problema, perché si desidera controllare il clk terminal_count dal segnale.Credo che il codice riportato di seguito saranno più ragionevole:

reg [1:0] q;

sempre @ (posedge main_clk) cominciare
if (q! = 2'b11) cominciare
q <= # 1 (q 1);
fine
fine

 

[nirav1983]

Salve,
Grazie per l'aiuto di ragazzi.
Sono riuscito a correggere l'orologio problema.

Volevo saperne di più su ciò che JTAG e la modalità di scansione sono Boundary.

 

[eda_wiz]

http://www.ti.com/sc/docs/jtag/seminar1.pdf
http://www.ti.com/sc/docs/jtag/seminar2.pdf

 

[silver_kiss]

leggere questo potrebbe essere utile per u
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