sincroni problema di simulazione BRAM

[FINALFANTASYFAN]

Ho un progetto con 2 blocchi BRAM, uno contiene coefficiente di filtro, uno contenente l'immagine.A simulare con questo disegno, ho incontrato un problema.Si tratta di RAM singola porta e tutta la progettazione è sincronizzato sul fronte di salita CLK's.:
- Se si avvia CLK (valore inizializzato) da 0 allora tutto è OK.Mi dà lo stesso risultato di quello che ho in MATLAB.
- Ma se io inizializzare CLK entro il 1 ° poi uscita dei dati BRAM si trasforma a volte in UNKNOWN valore quando cambia l'indirizzo di input.Altri, si lavora ancora su OK.

Qual è la questione con Bram (o RAM sincrona) di simulazione?Se qualcuno questa esperienza?Pls help me!

 

[kel8157]

che assomiglia a 1) violazioni di temporizzazione da qualche parte nel vostro progetto, 2) non si inizializza tutti i bit.

Provare a mettere un po 'nano secondo di ritardo per l'indirizzo / it / lettura / scrittura dei segnali e vedere come va.

 

[FINALFANTASYFAN]

Uhm, a prescindere altri segnali sono, output dati BRAM tratta di UNKNOWN subito dopo la CLK 1.Significa al 1 ° prossimo fronte di salita, si trasforma in UNKNOWN se l'indirizzo, WE, Data_in sono determinati e stabile.

Inoltre, a implementare il flusso di bit in pensione Spartan 3E, ha funzionato!

Così che cosa è la materia?

 

[kel8157]

FINALFANTASYFAN ha scritto:

Uhm, a prescindere altri segnali sono, output dati BRAM tratta di UNKNOWN subito dopo la CLK 1.
Significa al 1 ° prossimo fronte di salita, si trasforma in UNKNOWN se l'indirizzo, WE, Data_in sono determinati e stabile.Inoltre, a implementare il flusso di bit in pensione Spartan 3E, ha funzionato!Così che cosa è la materia?

 

[FINALFANTASYFAN]

In realtà, ho fatto la simulazione di temporizzazione.