simulazione risultato di clock di confronto

[kickbeer]

qualcuno mi può dimostrare (link o qualsiasi altra cosa), l'esempio di buona uscita risultato di clock di confronto (regenrative di confronto)?Per informazioni è VDD 3.3V.when positivo è più grande di ingresso negativo di input, l'output di confronto mostra 3.3V quando il confronto non è stato ripristinato.Durante il reset e al tempo stesso tempo il positivo è più grande di ingresso tha negativo ingresso, l'uscita del comparatore è di circa la metà del valore di 3.3V.Sono rito?

 

[varunmjman]

Per un momento di confronto
1) Quando postive ingresso è elevato e il quando non è in uscita il reset è alto.
2) Durante reimpostare l'uscita del comparatore è alta irrsepective degli ingressi l'uscita è alta.
3) Quando entrambi gli ingressi sono uguali, allora durante la fase di non ripristinare la produzione dovrebbe rimanere nel midvalue (ad esempio, 1.65V)

 

[kickbeer]

Ho ancora in dubbio le sue risposte, poiché i appena trovato una tesi di simulazione con il risultato di uno studente in Internet.Il comparatore di prendere una decisione solo quando non è in reset.Quando è in azzerare la produzione di rimanere nel confronto midvalue ad esempio 1,65 indipendentemente i segnali di ingresso.Guarda l'allegato di seguito.in_p è l'uscita e ho scelto in_p e sono entrambi in_n ingresso.
Siamo spiacenti, ma è necessario il login per visualizzare questo attaccamento

 

[erikl]

kickbeer ha scritto:

Il comparatore di prendere una decisione solo quando non è in reset.
Quando è in azzerare la produzione di rimanere nel confronto midvalue ad esempio 1,65 indipendentemente i segnali di ingresso.