significato dei porti nel modello VerilogA per divisore Freqency.

[savithru]

ciao

Sto usando il modello verilogA per il divisore di frequenza di cui il pdf "Hidden Stato in SpectreRF" di Ken Kundert,
Designer s Consulting Guida, Inc.

Autore ha utilizzato la seguente

divideByN moduli (broncio, Nout, perno, nin);

Qui definire il modulo con il nome con divideByN broncio, Nout, perno, nin come i porti.

Ma io non riuscivo a capire cosa sono queste Pout e porti Pin.gentile risposta.

Saluti
SavithRu

FUI, questo modello è disponibile in rfLib.

 

[elbadry]

È possibile aprire il modello e controllare i commenti.Molto probabilmente, la descrizione sarà scritto lì

 

[savithru]

Grazie per la risposta ..

Ho capito adesso .... Come mai non vi è descrption in tali osservazioni.