segnali tra le entità in VHDL

[Vivek]

Come ru eventuali errori durante la compilazione del codice ur?In caso affermativo si prega di fornire il messaggio di errore, allora sarà facile individuare l'errore.Fondamentalmente quello che u ha detto è giusto, dovrebbe funzionare.può essere non vi è un semplice errore nel codice.

 

[Alexz]

Exaclty che è il mio modo di farlo, ma non funziona perché in entità thefirst, il signla è fuori, ma nel secondo il segnale è a.
Theere è un segnale intermidiate nel livello più alto, come pure.

 

[kgeorge123]

Prima di tutto non sono sicuro se si dispone di un'istanza di due entità che l'entità di livello superiore.
Prima di fare portmapping è necessario creare un'istanza di un componente e quindi portmapping i segnali farà il lavoro.Si dovrà creare un terzo segnale dire X

e poi

Portmap (segnale di ingresso => X)
Portmap (segnale di uscita => X)

I segnali sono come i fili all'interno del livello superiore entity.And non si può portmap porti di enti senza istanziare come un componente.

 

[Alexz]

quando ho il numero di soggetti in cui 2 di loro sono istanziate in 1.
C'è un uscita da un 1 viene creata un'istanza per l'ingresso di un altro attraverso un segnale a un livello superiore.
Come dovrebbe essere, che in termini di in / out dichiarazione di tale segnale?

port map (mysignal => outsignal, ...

port map (mysignal => insignal, ...eventially il outsignal deve essere collegato al insignal.
Se io dichiaro la insignal come input e il segnale su come uscita in questi soggetti, non funziona.

In pratica, supponiamo di essere un decoder indirizzo.
dove il outsignal è uscita dal decoder, che va al di ingresso di una periferica