segnale di clock in un saliscendi di confronto

[kickbeer]

Helllo tutti,

Non sono ancora fiducioso per this.For un ciclo di clock, il comparatore confronta i cicli di ingressi once.two: il comparatore confronta l'ingresso per due volte.Ho ragione io?qualcuno può correggere la mia affermazione?
thx in adv

 

[OpAmp]

In un clock latch di confronto, in una metà del ciclo di clock, il confronto non il confronto.In altri termini, alla fine di questo ciclo di clock e mezzo, il risultato del confronto è l'uscita del comparatore.
Nel ciclo altra metà, il comparatore viene azzerato e si prepara per il confronto successivo.Questo ciclo mezzo è chiamata fase di ripristino.

OpAmp

 

[kickbeer]

OpAmp ha scritto:

In un clock latch di confronto, in una metà del ciclo di clock, il confronto non il confronto.
In altri termini, alla fine di questo ciclo di clock e mezzo, il risultato del confronto è l'uscita del comparatore.

Nel ciclo altra metà, il comparatore viene azzerato e si prepara per il confronto successivo.
Questo ciclo mezzo è chiamata fase di ripristinpAmp

 

[sanredrose]

Ciao OpAmp,

Per configurare il VPULSE come generatore di clock in LTSpice, abbiamo bisogno di formula per ottenere la giusta frequenza o si cerca di simulare diversi valori finché non otterremo il risultato giusto? [/ Quote

Comparatore opera a sue specifiche di frequenza.Se si progetta un comparatore allora dovrebbe funzionare a vostra frequenza di clock richiesti.Quindi il tuo approccio dovrebbe essere quello di eseguire il debug del circuito e scoprire l'errore, piuttosto che un cambiamento di valori diversi in vpulse.

Fammi sapere quale frequenza si sta cercando di operare.Voglio provare a simulare la stessa cosa nel mio LTSpice e ti faccio sapere ...

 

[kickbeer]

hi sanredrose,

La frequenza che sto cercando ora è di 1 MHz