se Verilog caso vs

D

dsairajkiran

Guest
qualcuno può spiegare come, se e dichiarazioni caso dedurre logica dopo la sintesi?

 
Se l'affermazione utilizzati per codificatore a priorità
dove, come
Dichiarazione caso viene utilizzato per Mux

 
queste sono le istruzioni condizionali e di qualsiasi sintetizzatore dedurre come un MUX.

 
Tutto dipende da come codice.Anche con se, è possibile creare attuazione mux parallelo.Allo stesso modo, è possibile ottenere un codificatore a priorità con cassa e proprio Synopsys direttive di sintesi.

Leggere la seguente documentazione:
http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf
http://www.cs.utah.edu/classes/cs6710/synopsys/synco_2.pdfNaveen
www.vlsiforum.com

 

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