Se il tempo impostato di un flip flop cambiamenti nel design ASIC?

[vlsitechnology]

Se il set-up di un tempo di cambiamenti flip flop?quando stiamo facendo un progetto di design ASIC
Voglio dire, in ogni sessione (prects, postcts, postroute e così via) non cambia
Risposta me
Ciao

 

[Amruth]

salve,
Sì, si può cambiare perché è varia uccise ingegno e di carico

Mi auguro u help itll

 

[vlsitechnology]

Ma non credo che succede BCZ valori thsose sono già definiti nel giusto. Lib?così come cambia?

 

[lakshman.ar]

hi every1
Tsu di un doesnt FF variano se u farlo layout pre-o post-layout o ....b4 o dopo CTS!

Ma i tempi solo tra FF variare, cos non ci sono
1) ritardo di cellule
2) ritardo di interconnessioni

hwever solo i ritardi dovuti al interconnessioni variare B4 e dopo il pagamento!

cos in pre-lunghezza del filo layout sono stimati utilizzando WLM e nel post-layout parassiti valori RC vengono utilizzati ...quindi l'analisi tempi varia!

 

[sesl33]

vlsitechnology ha scritto:

Ma non credo che succede BCZ valori thsose sono già definiti nel giusto. Lib?
così come cambia?