scacchi orologio codice VHDL

[hazwan]

Ciao a tutti
I m nuovo comer, in una codifica VHDL
Voglio progettazione pescatore scacchi orologio
Quindi ho bisogno di codice VHDL per pescatore scacchi orologio
Pls mi permetta di favore.
Bcoz ho per completare questo progetto in breve
tempo.
thankshazwan

 

[lucbra]

studente?

 

[hazwan]

sì, I'am studente.potreste aiutarmi?

 

[lucbra]

Io tendo a non fare i compiti degli studenti.
Tuttavia, tutti hanno bisogno di imparare ...

Così,
per non parlare della analizzare il sistema:
1.Non so cosa sia un orologio Fisher scacchi, ma penso che sarà una variante di un secondo / minuto timer con start / stop / reset pulsanti.
Quali sono i vostri ingressi / uscite che cosa si prevede?
Ingresso:
Clk (di solito qualcosa nella gamma di 10 ... 50MHz)
Reset (hardware reset, non azzerare l'orologio)
Pulsanti per avviare, arrestare, reimpostare gioco (forse smettere di primo giocatore può essere inizio del giocatore 2.)
altri fattori di produzione (per il momento, non vedo alcuna)

Uscite:
qualche tipo di visualizzazione (LED, LCD, video; assumere LED): più semplice modulo 4 a 7 segmenti display LED

2.perché avete pulsanti, ci sarà bisogno di un sistema debounce.L'alta frequenza di clock deve essere diviso in un 'secondo uno' clk spuntare.Il cuore del sistema è l'orologio contatore stesso.Allora avete bisogno di un qualche tipo di modulo che converte il valore decimale a 7-segmento informazioni (catodo comune o anodo comune).È possibile inoltre scegliere di multiplex il 7-seg schermi (di solito fatto in meno di utilizzare FPGA I / O.

3.analizzare più in basso:
a.debounce circuito (può essere trovato su google).Pensateci: la chiave in grado di passare (forse 100ms) un paio di volte da uno a zero e viceversa.Quindi è necessario sviluppare un circuito che i campioni i valori della chiave di ingresso (frequenza di campionamento 50 ... 200Hz - uscita di un altro per il vostro divisore).Se tutti gli ingressi dei campioni sono le stesse, quindi si è certi che l'ingresso è debounced.Fino a voi per convertire questa spiegazione in VHDL.

b.Divisore di circuito.Uno dei circuiti di base di un progettista VHDL.Non dimenticare che ogni FF divide per due.Forse si può semplificare la tua clk ingresso come un multiplo di 2?

c.Hex-> 7-Seg: di nuovo un modulo di base che si possono facilmente trovare su Internet.

d.la parte più difficile è il secondo / minuto contro:
- Iniziare da pensare come si potrebbe farlo manualmente
- Secondi = 0, 10-secondi = 0, minuti = 0, 10-minuti = 0
- Secondi =
1 secondo
- Se secondo = 10, 10-secondi =
1 secondo; secondo = 0
- 10-se = 6 secondi, minuti =
1 minuto, 10 secondi = 0
- Se = 10 minuti, 10 minuti-1 = 10 minuti, minuti = 0
- Consentire l'ora aggiungere i segnali di start, stop, reset (che non dovrebbe essere difficile)

Mi sono perso qualcosa?

Converti tutto alla Verilog e VHDL di casa vostra è fatto.

buona fortuna