ro convertitore seriale parellel

[sagar_saga01]

Ho un problema tipico per il quale io non sono sempre l'idea.

Ho scritto un codice di Huffman adattiva in Verilog per compression.I dati sto convertendo i dati di dimensione fissa a 8 bit ad una variabile assegnando code.Every la cosa funziona bene come leggere i dati dal file, l'assegnazione di codice, ma il problema si verifica quando i scrivere il codice assegnato per il personaggi di nel file di output, perché la sua lunghezza una variabile dal 4bits a 12 bit.

così ho pensato di convertire questi dati in parallelo a una serie e scrivere in output, ma come fare, perché i miei dati cambierà per l 'orologio dopo, e la conversione dei dati parellel a serila avrà più cicli di clock.

Qualsiasi idea sono i benvenuti prego di rispondere

Grazie
Sagar

 

[FVM]

Penso che dovreste sapere prima, se si ha intenzione di ingresso costante o costante di dati velocità d'uscita, o può essere un tasso di dati variabili in asincrono ruscelli con una stretta di mano.
a constant inpute rate of 1 byte/clock cycle would be used, you get a stream output with a length indicator anyway.

A seconda di questa prerequisiti, si dovrebbe progettare l'interfaccia di uscita. Inpute Se
la velocità costante di 1 byte / ciclo di clock sarebbe stato utilizzato, si ottiene un flusso di uscita con un indicatore di lunghezza comunque.Si potrebbe completo solo byte di uscita (da 0 a 2 per ciclo) e buffer i bit di eccedenza o di uscita di un numero variabile di bit per ogni ciclo.

Senza un interfaccia dati lavandino noto, la questione è un po 'esangue.