RITARDO il PLD!

[hifni]

Hai tutti,
È possibile effettuare linea di ritardo e per il segnale di logica il PLD?

Grazie prima di tutto il vostro aiuto.

 

[bibo1978]

Sì in FPGA si potrebbe, ma si dovrebbe prendere cura di ruoting ritardi utilizzando vincoli temporali in rotta.
In generale è difficile realizzare un ritardo preciso percorso per i segnali fanout di grandi dimensioni come orologi, eppure un percorso relativo è molto possibile a che fare con entrambi i vincoli di ritardo rotta e vincolo di posizionamento, questo è possibile solo quando si ha un piccolo fanout altrimenti è abbastanza difficile realizzare un ritardo precisa

 

[hifni]

Grazie Bibo,

So che è possibile quando si utilizza FPGA, ma voglio dire GAL16V8 o simili in .. PLD

Avete qualche info su questo?