A
amitjagtap
Guest
salve
Ho simulato e quindi sintetizzato un codice Verilog per entrambi a 8 bit e 16-bit array moltiplicatore usando svolgere vipere sav su Xilinx.8.2.I risultati ottenuto sono i seguenti.
risultato di 16 - la moltiplicazione di matrice bit
Durata minima: 19.961ns (frequenza massima: 50.098MHz)
L'orario di arrivo minima di ingresso prima di clock: 2.443ns
Potenza massima richiesta di tempo dopo l'orologio: 20.110ns
Ritardo massimo percorso combinatorio: Nessun percorso trovato
risultato per l'8-bit moltiplicazione matrice
Durata minima: 21.003ns (frequenza massima: 47.612MHz)
L'orario di arrivo minima di ingresso prima di clock: 2.447ns
Potenza massima richiesta di tempo dopo l'orologio: 22.777ns
Ritardo massimo percorso combinatorio: Nessun percorso trovato
Ho trovato questo risultato molto strano, perché, come il numero di bit sono in aumento il ritardo del moltiplicatore dovrebbe aumentare, come per la mia conoscenza.Ho anche controllato i risultati completi per entrambi ed entrambi funzionano correttamente.
Qualcuno può dirmi il significato della relazione i timimng messo in Xilinx.
È durata minima pari al ritardo del moltiplicatore ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Interrogazione" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Piangi o Molto Triste" border="0" />Plz help me out .......
Ho simulato e quindi sintetizzato un codice Verilog per entrambi a 8 bit e 16-bit array moltiplicatore usando svolgere vipere sav su Xilinx.8.2.I risultati ottenuto sono i seguenti.
risultato di 16 - la moltiplicazione di matrice bit
Durata minima: 19.961ns (frequenza massima: 50.098MHz)
L'orario di arrivo minima di ingresso prima di clock: 2.443ns
Potenza massima richiesta di tempo dopo l'orologio: 20.110ns
Ritardo massimo percorso combinatorio: Nessun percorso trovato
risultato per l'8-bit moltiplicazione matrice
Durata minima: 21.003ns (frequenza massima: 47.612MHz)
L'orario di arrivo minima di ingresso prima di clock: 2.447ns
Potenza massima richiesta di tempo dopo l'orologio: 22.777ns
Ritardo massimo percorso combinatorio: Nessun percorso trovato
Ho trovato questo risultato molto strano, perché, come il numero di bit sono in aumento il ritardo del moltiplicatore dovrebbe aumentare, come per la mia conoscenza.Ho anche controllato i risultati completi per entrambi ed entrambi funzionano correttamente.
Qualcuno può dirmi il significato della relazione i timimng messo in Xilinx.
È durata minima pari al ritardo del moltiplicatore ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Interrogazione" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Piangi o Molto Triste" border="0" />Plz help me out .......