K
koggestone
Guest
Questo thread ha risposte alle domande dell'intervista ai seguenti thread
ftopic331075.htmlCosì si prega di leggere thread di cui sopra, prima di u leggere questo thread.
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1) Come Temp aumenta,
Diminuisce la mobilità,
quindi dinamica corrente (Ion) diminuisce
quindi porte digitali eseguire più lenta a temperature più alte
Con l'aumento della Temp,
Vt (Threshold Voltage) diminuisce,
quindi, di dispersione di corrente (Sempre intorno) aumenta
di conseguenza aumenta il potere di tenuta a temperature più alte
Come nota a margine, l'equazione per gli ioni è
Ion = uno.mobilità.(Vgs-Vt) ^ b
Si noti che all'aumentare della temperatura,
- Diminuisce la mobilità, che cerca di diminuire Ion
- Diminuisce Vt, che cerca di aumentare Ion
ma l'effetto combinato in modo efficace riduzione di ioni e quindi porte digitali viene eseguito più lentamente ad alta temperatura.
Ma con processess nuovo come a 45 nm, dove nominale Vdd sta diventando Bassa, e le persone sono più aggressive per diminuire ulteriormente Vdd per risparmiare energia, l'effetto della Vt è maggiore mobilità sul Ion, quindi, alle alte temperature, porte digitali sono in esecuzione più veloce!.così la tua librerie di celle standard caratterizza per diverse temperature e l'uso angolo appropriato per la STA corre a seconda della tensione mirate a cui il blocco viene eseguito.
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2) Vero
ma con le nuove processo a 45 nm, come, e con minore Vdd di processo consigliato nominale Vdd, a bassa temperatura (0c o-40c) è all'angolo caso peggiore, non tradizionali ad alta temperatura (110 quater e 125 quater).
fare riferimento alla risposta di 1) di cui sopra per ulteriori spiegazioni.
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3) Vero
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4) Vero
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5) Pro - Faster Gate ritardi
(poiché, come tox diminuisce, aumenta la Cox, di conseguenza aumenta Ion, di conseguenza diminuisce ritardo cancello)
Cons - Higher Gate di dispersione, e problemi di affidabilità
per combattere la dispersione cancello, i processi futuri di Intel è High-K.
poiché Cox è proporzionale a K / tox, per aumentare u Cox può aumentare K invece
di tox in diminuzione, quindi la tua perdita cancello è diminuito.
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6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
aspetti fondamentali da tenere dall'alto equazioni
a) una volta che il silicio torna, se u avere problema di tempo di installazione, u can
aumentare il periodo di clock (Tclk) per risolvere il problema, considerando che se u avere premuto
problema di tempo, è un problema più serio e U avrà bisogno di un nuovo
tapeout metallo fix.
b) jitter PLL (Tjitter) non è usato in equazione holdtime, dal momento che detengono
violazione tempo è basata sulla rivoluzionaria stesso orologio.(considerando che il tempo di setup
vioation dipende da 2 fronti di clock consecutivi)
c) di cui sopra hanno equaitons skew in direzioni pessimista.U può giocare
in giro con inclinazioni di clock per ottenere ulteriore margine di inclinazione in
direzione favorevole a diminuire violazione.
d) da equazioni di cui sopra, u può facilmente rispondere a domande come
"How do u fix violazioni di installazione?"(Flop più veloce, flop con il tempo di installazione meno, la logica più piccoli tra i flop, etc ...)
"How do u fix violazioni di attesa?"(Vale a dire l'uso flop mindelay flop con grande orologio q, etc ...)
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7) Dynamic Power = alpha * C * V ^ 2 * f
(in realtà il termine V ^ 2 è Vdd * Vswing)
così a diminuire il potere dinamico
uno alpha) decremento (fattore di attività) - gating clock, i dati gating, commutando la riduzione dei vari nodi nodi capacità particolarmente elevata, etc ...
b) diminuzione C (capacità) - passare al più recente processo (come a 45 nm), più piccole porte, fili più piccoli, ...
c) riduzione V - nota che la potenza dipende dalla piazza di V.Quindi U get Bigger Bang per un dollaro diminuendo Vdd.quindi operare blocchi che hanno un margine tempi abbastanza con tensioni di alimentazione inferiori (isole di tensione, ...), Logic Swing Low, etc ...
d) diminuzione f - operare blocchi che hanno un margine tempi abbastanza con frequenze di clock inferiori (domini di clock multipli, ...), etc ...
e) u possibile utilizzare Dynamic Voltage Frequency Scaling (DVFS), giocando con tensione e frequenza insieme.
---------
8) t ritardo cancello = C.DeltaV / I
(DeltaV è l'oscillazione di tensione)
per diminuire ritardo cancello (t)
una diminuzione) C - ridurre il carico di output (fan-out), più recente processo a 45 nm, come, ecc ...
b) diminuzione DeltaV - ridurre swing di tensione, ecc ...
c) Aumentare I - transistor più grande (più grande W), più piccolo L, etc ...
Si noti che la riduzione nominale processo di Vdd Vdd aumenti bcoz cancello di ritardo
- DeltaV diminuisce proporzionale alla Vdd, cerca quindi di diminuire t
- I diminuisce proporzionale (Vdd-Vt) ^ a, dove a è compreso tra 1 e 2, cerca pertanto di aumentare t
l'effetto combinato aumenterà t, ovvero di ritardo cancello superiore.-------------------------------------------------- ---------
Last edited by koggestone il 17 ottobre 2008 12:30, modificato 18 volte in totale
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1) Come Temp aumenta,
Diminuisce la mobilità,
quindi dinamica corrente (Ion) diminuisce
quindi porte digitali eseguire più lenta a temperature più alte
Con l'aumento della Temp,
Vt (Threshold Voltage) diminuisce,
quindi, di dispersione di corrente (Sempre intorno) aumenta
di conseguenza aumenta il potere di tenuta a temperature più alte
Come nota a margine, l'equazione per gli ioni è
Ion = uno.mobilità.(Vgs-Vt) ^ b
Si noti che all'aumentare della temperatura,
- Diminuisce la mobilità, che cerca di diminuire Ion
- Diminuisce Vt, che cerca di aumentare Ion
ma l'effetto combinato in modo efficace riduzione di ioni e quindi porte digitali viene eseguito più lentamente ad alta temperatura.
Ma con processess nuovo come a 45 nm, dove nominale Vdd sta diventando Bassa, e le persone sono più aggressive per diminuire ulteriormente Vdd per risparmiare energia, l'effetto della Vt è maggiore mobilità sul Ion, quindi, alle alte temperature, porte digitali sono in esecuzione più veloce!.così la tua librerie di celle standard caratterizza per diverse temperature e l'uso angolo appropriato per la STA corre a seconda della tensione mirate a cui il blocco viene eseguito.
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2) Vero
ma con le nuove processo a 45 nm, come, e con minore Vdd di processo consigliato nominale Vdd, a bassa temperatura (0c o-40c) è all'angolo caso peggiore, non tradizionali ad alta temperatura (110 quater e 125 quater).
fare riferimento alla risposta di 1) di cui sopra per ulteriori spiegazioni.
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3) Vero
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4) Vero
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5) Pro - Faster Gate ritardi
(poiché, come tox diminuisce, aumenta la Cox, di conseguenza aumenta Ion, di conseguenza diminuisce ritardo cancello)
Cons - Higher Gate di dispersione, e problemi di affidabilità
per combattere la dispersione cancello, i processi futuri di Intel è High-K.
poiché Cox è proporzionale a K / tox, per aumentare u Cox può aumentare K invece
di tox in diminuzione, quindi la tua perdita cancello è diminuito.
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6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
aspetti fondamentali da tenere dall'alto equazioni
a) una volta che il silicio torna, se u avere problema di tempo di installazione, u can
aumentare il periodo di clock (Tclk) per risolvere il problema, considerando che se u avere premuto
problema di tempo, è un problema più serio e U avrà bisogno di un nuovo
tapeout metallo fix.
b) jitter PLL (Tjitter) non è usato in equazione holdtime, dal momento che detengono
violazione tempo è basata sulla rivoluzionaria stesso orologio.(considerando che il tempo di setup
vioation dipende da 2 fronti di clock consecutivi)
c) di cui sopra hanno equaitons skew in direzioni pessimista.U può giocare
in giro con inclinazioni di clock per ottenere ulteriore margine di inclinazione in
direzione favorevole a diminuire violazione.
d) da equazioni di cui sopra, u può facilmente rispondere a domande come
"How do u fix violazioni di installazione?"(Flop più veloce, flop con il tempo di installazione meno, la logica più piccoli tra i flop, etc ...)
"How do u fix violazioni di attesa?"(Vale a dire l'uso flop mindelay flop con grande orologio q, etc ...)
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7) Dynamic Power = alpha * C * V ^ 2 * f
(in realtà il termine V ^ 2 è Vdd * Vswing)
così a diminuire il potere dinamico
uno alpha) decremento (fattore di attività) - gating clock, i dati gating, commutando la riduzione dei vari nodi nodi capacità particolarmente elevata, etc ...
b) diminuzione C (capacità) - passare al più recente processo (come a 45 nm), più piccole porte, fili più piccoli, ...
c) riduzione V - nota che la potenza dipende dalla piazza di V.Quindi U get Bigger Bang per un dollaro diminuendo Vdd.quindi operare blocchi che hanno un margine tempi abbastanza con tensioni di alimentazione inferiori (isole di tensione, ...), Logic Swing Low, etc ...
d) diminuzione f - operare blocchi che hanno un margine tempi abbastanza con frequenze di clock inferiori (domini di clock multipli, ...), etc ...
e) u possibile utilizzare Dynamic Voltage Frequency Scaling (DVFS), giocando con tensione e frequenza insieme.
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8) t ritardo cancello = C.DeltaV / I
(DeltaV è l'oscillazione di tensione)
per diminuire ritardo cancello (t)
una diminuzione) C - ridurre il carico di output (fan-out), più recente processo a 45 nm, come, ecc ...
b) diminuzione DeltaV - ridurre swing di tensione, ecc ...
c) Aumentare I - transistor più grande (più grande W), più piccolo L, etc ...
Si noti che la riduzione nominale processo di Vdd Vdd aumenti bcoz cancello di ritardo
- DeltaV diminuisce proporzionale alla Vdd, cerca quindi di diminuire t
- I diminuisce proporzionale (Vdd-Vt) ^ a, dove a è compreso tra 1 e 2, cerca pertanto di aumentare t
l'effetto combinato aumenterà t, ovvero di ritardo cancello superiore.-------------------------------------------------- ---------
Last edited by koggestone il 17 ottobre 2008 12:30, modificato 18 volte in totale