rilevatore di fase per PLL a 6 GHz?

K

koushikr_in

Guest
che tipo di rivelatori di fase deve essere utilizzato per la progettazione PLL a 6 GHz?pls citare i relativi vantaggi di tipo analogico e digitale di rilevatori in questa fase di freq?

 
Se si utilizza la frequenza standard di progettazione del rivelatore di fase con 2 asincrono registri azzerabile e A e per il percorso di cavi che vanno 90-130nm dispositivo per raggiungere 6GHz.Ma stima che a causa dei ritardi della gamma utilizzabile fase è limitata.Così un classico moltiplicatore dovrebbe avere un rendimento migliore.Una combinazione di PFD analogici e digitali potrebbe dare migliori prestazioni totali.Quindi utilizzare il PFD digitali per la parte ciclo integrale e il PFD analogica per la parte proporzionale del ciclo.È anche possibile dividere il riferimento e il segnale di frequenza solo per il PFD digitale.

 
Vuoi PFD in PLL a lavorare per 6 GHz?
Se è così, perché avete bisogno di una tale comparazione ad alta frequenza?

 
Che cosa sta lavorando a 6 GHz?Se è il VCO, quindi persumably avete un divisore ciclo di dividere fino ad una frequenza di confronto.Se veramente ha una frequenza di 6 GHz confronto, allora mi piacerebbe pensare che avrete bisogno di un approccio analogico per un rivelatore di frequenza di fase, come la larghezza di impulso e tempi di salita mi sembra piuttosto aggressivo per circuiti digitali.

Dave

 
Nessuno sarà questo tipo di design PLL, a meno che non sia a scopo CDR.

Sintesi Clock richiederà clock di riferimento di cristallo.N. cristallo in grado di generare ad alta frequenza per essere confrontati in PFD.

Se si tratta di CDR PLL, mmm ..., si prega di utilizzare DFF CML (se si utilizza Alexander PFD) per l'esecuzione a tale alto tasso di clock.

 
Senza divisore avrete molti problemi con esso.Invece, è possibile utilizzare divisore per confrontare i segnali e poi le pompe della corrente.In questo caso, il rumore di fase sarà meglio per il fattore di divisione N ratio.

 

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