Retiming

S

sandysuhy

Guest
Salve

Qual è Retiming in STA.Where si usa.
Saluti
Sandysuhy.

 
È possibile fare riferimento ad alcuni DSP progettazione VLSI libri su
Retiming, o, talvolta, questa tecnica viene utilizzata anche in
Datapath massimo, quando sono profonde gasdotto architettura
essere progettato.ma di solito è cunstom design.alcuni strumenti di supporto per cellulare basata sstandart progettazione,
quali sono volte a voi?

 
Retiming è l'inserimento di alcuni flip-flops in mezzo del tuo percorso critico per renderla più di 2 cicli di lavoro, invece di uno: che rende più semplice riunione tempi.

 
VLSI leggere l'elaborazione del segnale da keshab parhi libro
u ottenere ulteriori informazioni su Retiming

 
Sintesi e ottimizzazione di circuiti digitali da
Giovanni De Micheli

è un buon punto su Retiming.Un recente documento
per Retiming è
Efficace attuazione del Retiming
da Narendra Shenoy e Richard Rudell

 
È possibile fare riferimento ad alcuni DSP progettazione VLSI libri su
Retiming, o, talvolta, questa tecnica viene utilizzata anche in
Datapath massimo, quando sono profonde gasdotto architettura
essere progettato.ma di solito è cunstom design.alcuni strumenti di supporto per cellulare basata sstandart progettazione,
quali sono volte a voi?Per rispondere a questo,
in realtà sto cercando di progettare una libreria (full custom), così ho bisogno di sapere Retiming e questioni pipeline.
Saluti
Sandeep.

 
Oggi,
la sintesi strumento può eseguire Retiming, ma non ho ancora sentito parlare di Retiming durante STA.

 
- Retiming NON è una tecnica utilizzata nel STA ma in sintesi.

- Retiming (Registrati Retiming) è una sequenza di ottimizzazione tecnica che si muove attraverso i registri combinational logica porte di un concorso di progettazione per ottimizzare i tempi e la zona.

- Per Synopsys DC strumento, ci sono 3 tipi di Retiming metodo.

1.ottimizzare registri: cambiare sia l'accesso sequenziale e pettine aggiungendo DFF supplementari in parallelo al pettine logica, invece di utilizzare solo uno (il caso dopo l'ottimizzazione con zona 0).In tal caso, la forza guida diventa più forte in modo da ottenere in tempi.

2.conduttura di progettazione: in questo caso, il pettine logica è cambiato con l'inserimento di ulteriori registri nel pettine logica.Il livello del gasdotto è specificato dall'utente.

3.equilibrio registri: qualcosa come "prendere in prestito i tempi".Con il DFF si spostano in avanti o backwords, che prende in prestito i tempi nella parte anteriore o posteriore del DFF per soddisfare i tempi reqiremet a lato.

Si potrebbe fare riferimento al manuale Synopsys (VENDUTO).DC parte, vi è un manuale denominato "Design Compiler Reference Manual: Registrati Retiming" per i dettagli.

Ma in pratica, raramente abbiamo utilizzare questo techique.Dal momento che porterà un sacco di problemi nella verifica, in particolare nella verifica formale dal momento che il vostro strumento formale verication non sa si cambia la struttura in synthsis.Io uso la terza parte rispetto strumenti di verifica.Se si utilizza Synopsys formale, la situataion può essere migliore.Comunque sono della stessa azienda, dovrebbe avere qualche comando per sostenerla.

 
<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutro" border="0" />wherer posso trovare
<Synthesis E Ottimizzazione di Digital Circuits>
?
thanx

 
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