regd: dutycycle di clock

[sree205]

Ciao a tutti,
ci sarà alcuna differenza nel dutycycle di clock generato con questi due metodi?

1.sempre
# 5 ~ clk = clk;

2.sempre
clk_task (5);compito clk_task;
ingresso DC; / / ritardo per dutycycle.
iniziare
# clk dc = ~ clk;
fine
endtask

 

[tom_hanks]

per la simulazione ai fini di prova avrà più tempo per il codice attività ....

ma su vista hardware, che avrebbe dovuto al genrate stessa logica ....

u può confermare che dal software semplicità .....

 

[sree205]

no, non il tempo di simulazione.Sto parlando duty cycle wrt.

se ho dato un `arco di tempo di 1ns/1ps, quando vedo l'orologio in forma d'onda, ci sarà alcuna differenza nella dutycycle?

Mi aspetto 10ns come dutycycle (1 per 5 ns, 0 per 5 ns) per entrambi.

ma, quando vedo l'orologio in forma d'onda, vedo 10 ns dutycycle per l'uno senza compito, mentre per il compito invocato orologio, sto vedendo un dutycycle 4ns.

qualcuno può spiegare questo?

 

[srilekha]

HI

U hanno mancato di dichiarare il tipo di dati di cui il suo dc dc prendendo come singolo bit e assegnando il valore di 1 LSB (101) e la creazione di un clk del duty-cycle 2 ns.
I cc hanno dichiarato come intero e questo codice genererà un clk del ciclo di lavoro 5 ns ed un ciclo totale di clock di 10 ns.U come si aspettano

Modulo testfile
();

reg clk;sempre
clk_task (5);

iniziale
iniziare
clk = 1'b0;
fine

compito clk_task;
ingresso DC; / / ritardo per dutycycle.
integer dc;
iniziare
# clk dc = ~ clk;
fine
endtaskendmoduleSaluti,

Srilekha