Reading segnali interni attraverso un banco di prova.

[dBUGGER]

Ciao a tutti,
Attraverso un testbench (Verilog e VHDL), come faccio a leggere i valori dei segnali di un modulo sub attraverso un modulo in alto?Ciò è necessario per affermare la partita e se il programma funziona correttamente.Please help.Grazie.

Con i migliori saluti,

 

[nand_gates]

In Verilog testbench è molto semplice si può fare riferimento al sottomodulo segnale segue ..

top.sub_module.sub_sub_module.my_signal

Qui.è utilizzato per separare la hirarchy!

In VHDL penso è necessario utilizzare FLI!