S
sjalloq
Guest
Hi there,
Sono stato in lotta con il potere di portare un flusso per l'analisi della scorsa settimana e volevo trasferire alcuni consigli.
Stiamo utilizzando VHDL RTL e Modelsim insieme Design Compiler e Power Compilatore.
Al fine di generare un file indietro SAIF Sono dover creare un cancello
a livello Verilog netlist Modelsim perché non supporta l'acquisizione di dati su VCD 2d array.Finora ho provato due flussi: uno, con il Synopsys PLI con Modelsim per generare il SAIF direttamente e due, generando un file VCD, convertendolo in SAIF utilizzando vcd2saif.
Utilizzando il Synopsys PLI sembrava essere molto lenta.Un piccolo blocco di livello netlist simulazione ha preso più di 6 ore.Anche se ha funzionato, utilizzando questo flusso su grandi blocchi a livello di chip e non è attraente.
Passare al flusso di VCD per vedere se è stato più veloce hanno portato in un grande VCD file generati e ucciso il sim.Sono stato ad un risparmio gzippato VCD outptus file e quando ho ucciso il sim è stato già più di 13GB.Si noti che questo è un piccolo blocco.
Domanda:
qual è il corretto flusso per la generazione di un VCD file da un cancello
a livello di simulazione?Se io catturare tutti netto commutando poi mi cattura inutili biblioteca interna cella di informazioni che non sono necessari per la compilazione di alimentazione che è il mio gonfiore VCD?Ho provato con il passaggio al-nodebug vlog, ma questo ha impedito la cattura del 95% del mio sequenziale delle cellule.
Grazie per il vostro aiuto.Aggiunto dopo 4 ore e 16 minuti:OK, ho trovato il mio problema.Utente errore come normale.Sono stato con il passare nodebug-sia quando si compila la mia libreria e la mia netlist.
Per coloro che, in futuro, la ricerca, il flusso deve essere:
vlib biblioteca
vlog-lavoro-biblioteca nodebug my_cell_lib / v *. my_mem_cells.v
vlog my_netlist.v
vlog my_tb.v
-L vsim biblioteca work.my_tb
E come esempio di runtime, il disboscamento ha VCD 2 ore, mentre utilizzando il Synopsys PLI ha preso 6.
Grazie.
Sono stato in lotta con il potere di portare un flusso per l'analisi della scorsa settimana e volevo trasferire alcuni consigli.
Stiamo utilizzando VHDL RTL e Modelsim insieme Design Compiler e Power Compilatore.
Al fine di generare un file indietro SAIF Sono dover creare un cancello
a livello Verilog netlist Modelsim perché non supporta l'acquisizione di dati su VCD 2d array.Finora ho provato due flussi: uno, con il Synopsys PLI con Modelsim per generare il SAIF direttamente e due, generando un file VCD, convertendolo in SAIF utilizzando vcd2saif.
Utilizzando il Synopsys PLI sembrava essere molto lenta.Un piccolo blocco di livello netlist simulazione ha preso più di 6 ore.Anche se ha funzionato, utilizzando questo flusso su grandi blocchi a livello di chip e non è attraente.
Passare al flusso di VCD per vedere se è stato più veloce hanno portato in un grande VCD file generati e ucciso il sim.Sono stato ad un risparmio gzippato VCD outptus file e quando ho ucciso il sim è stato già più di 13GB.Si noti che questo è un piccolo blocco.
Domanda:
qual è il corretto flusso per la generazione di un VCD file da un cancello
a livello di simulazione?Se io catturare tutti netto commutando poi mi cattura inutili biblioteca interna cella di informazioni che non sono necessari per la compilazione di alimentazione che è il mio gonfiore VCD?Ho provato con il passaggio al-nodebug vlog, ma questo ha impedito la cattura del 95% del mio sequenziale delle cellule.
Grazie per il vostro aiuto.Aggiunto dopo 4 ore e 16 minuti:OK, ho trovato il mio problema.Utente errore come normale.Sono stato con il passare nodebug-sia quando si compila la mia libreria e la mia netlist.
Per coloro che, in futuro, la ricerca, il flusso deve essere:
vlib biblioteca
vlog-lavoro-biblioteca nodebug my_cell_lib / v *. my_mem_cells.v
vlog my_netlist.v
vlog my_tb.v
-L vsim biblioteca work.my_tb
E come esempio di runtime, il disboscamento ha VCD 2 ore, mentre utilizzando il Synopsys PLI ha preso 6.
Grazie.