ragazzi si sono sempre chiamate ...?????

[dhruvmpanchal]

Sono molto frustrato ... ho completato SM in ingegneria elettrotecnica con ASIC / VLSI e il suo stato 4 mesi e ora ho ottenuto havent chiamate da parte di una delle società.

Fammi sapere, se stai ricevendo le chiamate, dove e come applicare .. mi dissolvenza di applicazione ora ..

 

[ljxpjpjljx]

ora di lavoro è limitato,
vi preghiamo di essere paziente!

 

[kumar_eee]

Penso che ci sono alcune aperture per il 5 exp ragazzi ..non è sicuro Freshers aperture.

 

[manish_1024]

naukri.com & monsterindia.com avere aperture per freshers in India

Cerca ASIC di posti di lavoro.

 

[raju3295]

hi kumar_eee, fare e sapere che ha i requisiti per un 5 ragazzi

 

[Shelby]

siamo ancora ottenere rosa scivola ...negli Stati Uniti che è

 

[kumar_eee]

Juniper Networks, AMD ..

 

[shitansh]

Hi Kumar

potete inviare le informazioni in dettaglio

 

[kumar_eee]

Posizione: ASIC Design Engineer

Esperienza: 6 - 12 anniLavoro Sintesi

* Responsabile per bloccare / livello di piena progettazione dei chip.

Responsabilità

* Sviluppare la micro-architettura e RTL per l'attuazione
di ASIC e di sistemi di networking ad alte prestazioni prodotti.
* Il lavoro con gli ingegneri di verifica per garantire prima
di lavoro a tempo silicio.
* Eseguire logica tempi di analisi e di sintesi.
* Lavora con materiali di progettazione e l'integrità del segnale team per raggiungere i tempi di chiusura in rotta netlists.Qualifica

* Richiede un BS / MS EE o equivalente e un minimo di 5 anni di esperienza di design ASIC.
* Forte Verilog, Synopsys DC esperienza.
* Deve avere buone capacità di comunicazione.
* Reti esperienza è altamente auspicabile, ma non obbligatorio.

Posizione: Senior Engineer ASIC Verifica

Esperienza: 6 - 12 anniLavoro Sintesi

* Responsabile per completare blocco / chip / livello di sistema di verifica.Responsabilità

* Eseguire ASIC di verifica per i grandi
e complessi, ad alta velocità per ASIC's Juniper
della prossima generazione di prodotti di rete.
* Sviluppare piani dettagliati di prova, e sistema di blocco
a livello di banchi prova e verifica ambienti; raggiungere una copertura completa per garantire prima di lavoro silicio.
* Sviluppare modelli funzionali a livello di architettura di sistema per la convalida.
* Piombo ASIC e portare a sistema.
* Necessità di rendere e mantenere calendario.
* Sviluppare la modellazione / verifica / copertura metodologia.
* Si lavorerà a stretto contatto con la logica designer, sviluppatori di software.
* Mentor ingegneri junior con la verifica del flusso,
la strategia.Qualifica

* Richiede un BS / MS EE o equivalente e un minimo di 6 anni di esperienza ASIC verifica.
* Forte Verilog, SystemC o C / C , Perl / shell script Vera o conoscenze di programmazione.
* Deve avere buone capacità di comunicazione.
* Reti esperienza è altamente auspicabile, ma non obbligatorio.

Contatto: shantonu (at) juniper.net

 

[aji_vlsi]

dhruvmpanchal ha scritto:

Sono molto frustrato ... ho completato SM in ingegneria elettrotecnica con ASIC / VLSI e il suo stato 4 mesi e ora ho ottenuto havent chiamate da parte di una delle società.Fammi sapere, se stai ricevendo le chiamate, dove e come applicare .. mi dissolvenza di applicazione ora ..