questione in sintesi

[vsrpkumar]

Cari amici,
Ho frequentato interview.I è stato chiesto questo questions.I eliminato intervista, ma alcuni di loro sono stato in grado di rispondere answer.Kindly per questa domanda.
1) Quali sono i vantaggi e gli svantaggi di Top-Down e la sintesi Down top Approach
2) Qual è il modello wireload.ciò che è vantaggi e svantaggi
3) Qual è la costante di propagazione
4) Qual è l'ottimizzazione di confine
5) come rimuovere le violazioni transizione del clock
6) ciò che è falso e percorsi arc.What timing disable è effetto di arco tempi disabilitare è un circuito è data
7) Qual è componenti di design ware.il motivo per cui vengono utilizzati. Vantaggi. svantaggi<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

perché l'analisi primetime sarà fatto in min migliori e peggiori condizioni di max. perché non max migliori e peggiori min.What accade in questi ultimi casi
9) E 'possibile fissare tenere violazioni da parte di frequenza decrescente.
10 propagazione) ciò che è costante
11) Qual è gated orologi. Vantaggi e svantaggi
12) Qual è la violazione della RDC di fissaggio.Come si farà.
Ringraziarvi

 

[kelvin_sg]

Cari amici,
Ho frequentato interview.I è stato chiesto questo questions.I eliminato intervista, ma alcuni di loro sono stato in grado di rispondere answer.Kindly per questa domanda.

1) Quali sono i vantaggi e gli svantaggi di Top-Down e la sintesi Down top Approach

Small Design, design semplice, top-down
progettazione di grandi dimensioni, disegni e modelli con molti orologi o altro materiale disordinato, Down top2) Qual è il modello wireload.ciò che è vantaggi e svantaggi

Correggetemi se sbaglio.
Per ciascun modello wireload, il sintetizzatore selezionerà una serie di tempi / area / etc parametri da utilizzare durante la sintesi.Normalmente io dare il mio design a correre libero per vedere il cancello contare quindi scegliere il prossimo WLM più grande di quello.Se non sei sicuro, impostare DC per auto.3) Qual è la costante di propagazione

Correggetemi se sbaglio, quando l'ingresso di un modulo è legato ad una costante, il sintetizzatore può rimuovere una certa logica nel modulo.4) Qual è l'ottimizzazione di confine

Correggetemi se sbaglio, quando si utilizzano le migliori librerie min a fissare tenere violazione tempo e peggio-max lib di fissare i tempi di configurazione?Questa è una novità per me però.5) come rimuovere le violazioni transizione del clock

è questo fatto in P & R?si utilizza buffer di clock più grandi ..6) ciò che è falso e percorsi arc.What timing disable è effetto di arco tempi disabilitare è un circuito è data

il percorso dei dati tra i due orologi è falsa strada.
ftopic118407.html7) Qual è componenti di design ware.il motivo per cui vengono utilizzati. Vantaggi. svantaggi

sono ottimizzate, e un buon design.Vantaggio è di ottenere un buon design e meno codice.Disadv è quando si porta a FPGA o utilizzando un sintetizzatore Cadence, è necessario il codice questi DesignWare te stesso.
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

perché l'analisi primetime sarà fatto in min migliori e peggiori condizioni di max. perché non max migliori e peggiori min.What accade in questi ultimi casi

min migliore è il Senario più probabile per le violazioni tempo di attesa per accadere, max peggiore per l'installazione.

Ho pensato una necessità di farlo in tutti e 6 le condizioni e con parassiti?9) E 'possibile fissare tenere violazioni da parte di frequenza decrescente.

No. E 'fisserà viole tempi di configurazione.

Raramente sarebbe una frequenza di clock calo ..Si tratta di un valore fisso fin da inizio.10 propagazione) ciò che è costante

Torna indietro a 3)11) Qual è gated orologi. Vantaggi e svantaggi

per la riduzione di potenza.
ci sono due tipi ..
uno per spegnere entier sistema, ma hai bisogno di una buona capacità di sintetizzare / P & R di loro.

L'altra è registri clock gating livello, ci sono alcune regole specifiche di codifica nel RTL sintetizzatore per consentire di inserire clock gating ad alcuni registri.Un esempio semplice è

Codice:sempre @ (clk posedge o rst negedge) begin

if (RST == 1'b0) begin

dat <= 10'd0;

fine

else begin

if (sel0) begin

dat <= dat0;

fine

fine

fine

 

[lakshman.ar]

5) come rimuovere le violazioni di transizione di clock?
Sol: Questa operazione viene eseguita durante la "CTS", per rimuovere le violazioni transizione del clock, u need a specificare il trasition "tampone" e di "transizione del clock" vvalues in CTS ur file spec!

quindi durante il CTS, Wen lo strumento rileva una violazione, si inserisce un buffer in base al valore trasnstion specificato!
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2) Qual è il modello wireload.ciò che è vantaggi e svantaggi

WLMs sono una stima per di reti hte tht collegare le celle nella progettazione ur (pre-routing livello)!

...esso dipende solo i "fattori di carico in uscita" e "no". fanouts di "..nutin molto!

Come detto in precedenza da kelvin_sg ...miglior modo di specificare un WLM, è fare un rodaggio iniziale synth (o messi DC in modalità AUTO WLM) u so tht può ottenere una stima di HTE no.di cancelli e specificare il WLMs secondo THT!