Question about L30nardo Sp3ctrum

G

gnomix

Guest
Ciao a tutti,
Ho la seguente questione L30nardo Sp3ctrum utenti:

Ho una netlist (ad esempio, l'allegato) mappato in tecnologia Xilinx, il mio obiettivo è quello di tradurre questo in netlist @ ltera dispositivi.
Come si può eseguire?

Con 5ynop5y5 Sono in grado di impostare la libreria di collegamento e l'obiettivo quindi di leggere la libreria netlist ed eseguire la "traduzione" dei comandi e il gioco è fatto.
Qualcuno può provare a tradurre la netlist in allegato e poi mi danno il file di comandi utilizzati per eseguire questo?

Con i migliori saluti
Gnomix

 
Immagino che non hai accesso al file di progettazione in VHDL?Questo sarebbe il modo migliore per fare il porting.

Non vi è forse un modo che è possibile indagare: Alcuni strumenti sono in grado di generare output per la simulazione VHDL fini del FES file.L'ho fatto in ltera @ MAX II , e il risultato sembra essere davvero uno stupido RTL livello HDL.

Non ho la Xilinx strumenti abbastanza bene tht rivendicare la possibilità esiste, ma provate a guardare un po 'intorno, potrebbe essere un modo per ottenere un po' più vicino.

Buona fortuna (che potrebbe essere necessario

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confuso" border="0" />

)

Ted

 
Anche se potrai creare codice VHDL netlist, avrà Xilinx primitive, co non si può sintetizzare a @ ltera.

gnomix ha scritto:Con 5ynop5y5 Sono in grado di impostare la libreria di collegamento e l'obiettivo quindi di leggere la libreria netlist ed eseguire la "traduzione" dei comandi e il gioco è fatto.

 
buzkiller ha scritto:

Anche se potrai creare codice VHDL netlist, avrà Xilinx primitive, co non si può sintetizzare a @ ltera.gnomix ha scritto:Con 5ynop5y5 Sono in grado di impostare la libreria di collegamento e l'obiettivo quindi di leggere la libreria netlist ed eseguire la "traduzione" dei comandi e il gioco è fatto.

 
Ciao a tutti,
Ho eseguito la procedura descritta di seguito (che
si trova nel "L30nard0Sp3ctrum di sintesi e della Tecnologia Manuale, v2001.1":

passo 1> load_library xcv2
passo 2> leggere e: \ temp \ pwm.edf
passo 3> load_library flex10
passo 4> ottimizzare bersaglio flex10
************** Transcript: **************
- Avvio di ottimizzazione per la progettazione. Work.PWM.rtl
Attenzione, il tuo disegno è uscita casi mappato xcv2 tecnologia.<=======????????????
Attenzione, il tuo disegno è uscita casi mappato xcv2 tecnologia .<=======????????????
Se questo non è il comportamento desiderato, si prega di contattare l'assistenza clienti Exemplar <=======????????????
est est
Passo LCS Ritardo DFFs TRIS PIs OP - CPU --
min: sec
1 738 82 119 0 98 6 00:46
Informazioni, comando 'ottimizzare' terminato con successo
passo 5> scrivere output_file.edf

Ma il mio risultato è il seguente:
**************
Edif. con entrambi (Xilinx e @ ltera) biblioteca **************
(esempio cnt_C_ix180 (viewRef NETLIST (cellRef LUT3_L (libraryRef xcv2)))
(proprietà EQN (stringa "((* I0! I1) (* I0! I2) (! I0 * I1 * I2 ))"))
(proprietà EXMPLR_DONT_CHANGE (stringa ""))
(proprietà INIT (stringa "6A")))
(esempio (rinominare i0 "reg_PWM_CHC_int (14)") (viewRef NETLIST (DFF cellRef (libraryRef flex10))))

Perché?

Saluti
Gnomix

 
Il motivo per cui l'uscita optimzed netlist contiene ancora
istanze che appartengono alla libreria originale (xcv2) è
"La mappatura del motore non può definire il correspneding
comportamento di alcuni casi con l'obiettivo di biblioteca (flex10)! "

Se il numero di un esempio-tipo di tracciato non è troppo, allora
forse si può provare a mappa manualmente (o scrivere uno script per farlo).

Ogni commento sarebbe apprezzato:

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Sorpresa" border="0" />
 
joe2moon ha scritto:

Il motivo per cui l'uscita optimzed netlist contiene ancora

istanze che appartengono alla libreria originale (xcv2) è

"La mappatura del motore non può definire il correspneding

comportamento di alcuni casi con l'obiettivo di biblioteca (flex10)! "Se il numero di un esempio-tipo di tracciato non è troppo, allora

forse si può provare a mappa manualmente (o scrivere uno script per farlo).Ogni commento sarebbe apprezzato:
<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Sorpresa" border="0" />
 
Accordiong al EDIF netlist,
esempio cnt_C_ix180 (viewRef NETLIST (cellRef LUT3_L (libraryRef xcv2)))
(proprietà EQN (stringa "((* I0! I1) (* I0! I2) (! I0 * I1 * I2 ))"))
(proprietà EXMPLR_DONT_CHANGE (stringa ""))
(proprietà INIT (stringa "6A "))),

cnt_C_ix180 la cella è definita da una tabella di look-up.

Anche se la logica funzione può essere facilmente mappate,
Mi chiedo che Le0nardo
Spec. * rum non può essere quello di
tradurre il Look-Up-racconto-come esempio, LUT * correttamente!

Se è vero per la traduzione, forse
1) Leo ** *** Spec non hanno questa capacità,
O
2) Hai bisogno di aggiungere qualche opzione a sua volta su questa funzione.

Saluti,
Joe

ps.1: Forse ci sono altre cose che non so ancora.
ps.2: io non
sono molto familiare con Leo Spec *** ***

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />
 
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