Quando macrocella in FPGA / ASIC è diverso ...

[joe2moon]

Ho una domanda su come farà a gestire il caso seguente:

Quando si utilizza la verifica FPGA per verificare il design ASIC,
se la realtà ASIC utilizza SRAM asincrona (s) all'interno del chip,
e il dispositivo FPGA ha solo SRAM sincrona (s), poi
il codice HDL dovrebbe essere diverso.

Tuttavia, in questo caso, il disegno verificato su FPGA e il design
davvero tapeout sarebbe stato diverso, troppo.

Un modo per saltare questa condizione?

Grazie.

 

[buzkiller]

Metti un po 'SRAM esterna asincrona sulla vostra tavola.