S
Shyboy
Guest
Ciao, tutti,
Sono in esecuzione di un'analisi DC su un operazionale in cadenza.Il simulatore mi dà quattro parametri DC: Vgs, Vds, V, Vd.sat.
Dalla mia comprensione, Vd.sat = Vgs - V, e se mi assicuro Vgs> V e Vds> Vd.sat, allora posso dire che il transistor è in regione di saturazione.Ma dai risultati della simulazione, Vd.sat non è equa per Vgs - V.Il mio Vds reale è superiore al Vgs reale - V ma inferiore a quello effettivo Vd.sat ... Posso ancora concludere il transistor è in saturazione?
Thanks a lot ~ ~
Sono in esecuzione di un'analisi DC su un operazionale in cadenza.Il simulatore mi dà quattro parametri DC: Vgs, Vds, V, Vd.sat.
Dalla mia comprensione, Vd.sat = Vgs - V, e se mi assicuro Vgs> V e Vds> Vd.sat, allora posso dire che il transistor è in regione di saturazione.Ma dai risultati della simulazione, Vd.sat non è equa per Vgs - V.Il mio Vds reale è superiore al Vgs reale - V ma inferiore a quello effettivo Vd.sat ... Posso ancora concludere il transistor è in saturazione?
Thanks a lot ~ ~