qualche domanda su ASIC

[microww]

1. Qualsiasi uno può dirmi il codice per differenences su FPGA e ASIC?
2.Come posso specificare l'unità I / O pad, dopo DC o al verilog codice?

 

[dayma]

differenza tra FPGA e ASIC è molto grande, due di essi non attuare circuiti integrati, ma il rapporto costi / volume di ASIC FPGA è più conveniente che è valida solo per il basso volume di produzione.Per quanto riguarda le differenze tecnologici, ASIC prestazioni di gran lunga superiore a quello di un FPGA la velocità e la densità di saggio.ASIC possono essere personalizzate in modo più efficiente rispetto FPGA.

per l'I / O cellule tyou
un'istanza da DC o entro sei doind design personalizzato quindi possibile chiamare per una cella di biblioteca

 

[microww]

Grazie!
Ora ho anche stesse domande:
1.at ASIC, come temperatura con l'interno bus dati, con selettore o MUX-Tre-state-bus?
2., Come impostare di conseguenza variabile di CC vincoli di porre fine al "assign" definizione al netlist dopo DC

 

[linuxluo]

salve,
1.uso MUX, tri è stato difficile per i tempi e la concezione statica per la prova
2.verilogout_no_tri = true
set_fix_multiple_port_nets-feedthroughs

 

[reddy]

Le differenze sono generali,
1) TimeToMarket per ASIC è di più.
2) Siamo in grado di ottenere meno di I / O con ritardo ASIC.
3) FPGA tempo di mercato è inferiore.
4) ha fissato i FPGA / o ritardi.

grazie,
reddy

 

[gold_kiss]

Voglio sottolineare con l'IO tappetino del tuo dubbio.

Sono in grado di vedere la tecnologia (fonderia), al quale si rivolge ur design si ottiene un file modello verilog ogni 4 pad presenti in tale tecnologia.

WHT Ora quello che devi fare è di selezionare le pastiglie come per ur necessità e luogo l'equivalente pad esempio il riferimento pads.v file dato da fonderia.

Ora è anche possibile eseguire simulazioni e tutte le cose.Quando si tratta di sintesi e barerly necessità di sostituire le cellule con il verilog. Db file cellule.

sintetizzare allora.

Hope u got WHT voglio dire ...
Gold_kiss

 

[Arthurzss]

Usa in libreria PADS verilog codice per ASIC.
Usa FPGA strumento per assegnare PADS per FPGA.

 

[claint]

È possibile aggiungere o cellule IO nella libreria del vostro fornitore al tuo netlist

 

[kelvin_sg]

microww ha scritto:

1. Qualsiasi uno può dirmi il codice per differenences su FPGA e ASIC?

2.
Come posso specificare l'unità I / O pad, dopo DC o al verilog codice?

 

[Andre3000]

In ASIC avete 3 differenti sviluppi alternative:
Personalizzato: se si dispone di un controllo completamente nel tuo disegno.E 'costoso e richiede un grande sviluppo tipo.
Semicustom: qui si deve considerare Somo especificatoon dal produttore.
Programmabili: si deve prendere il considerazione del chip che si sono programmazione, qui è possibile utilizzare FPGA.

 

[tom123]

1) non ci sono grandi defference tra il codice di FPGA e ASIC di codice.

ma per FPGA, se si scrive il codice in base alla FPGA
di architettura

requisito, la sintesi risultato sarà migliore.

2) dopo la DC, che in genere parte da
un'istanza PADS tempi requisito

e unità corrente requisito.

con i migliori saluti
microww ha scritto:

1. Qualsiasi uno può dirmi il codice per differenences su FPGA e ASIC?

2.
Come posso specificare l'unità I / O pad, dopo DC o al verilog codice?