progettazione PLL con filtro ciclo integrato

[gggould]

Ciao a tutti,

Ho intenzione di progettare un PLL 64 MHz con Fref = 32KHz.Il requisito è 1mA bilancio corrente, e onchip tutto.Ho appena eseguito un rapido trasferimento di sim MATLAB funzione e scoprire che con ~ 3kHz larghezza di banda del ciclo, il tradizionale ciclo di 3 ordine del filtro RC sarà troppo grande per essere integrato.Sto pensando di usare osc anello.e il campione-hold filtro loop, ma che non conosci la loro.Qualcuno può darmi qualche suggerimento o documenti di riferimento?

Thanks a lot,

gggould
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[biff44]

Provare una sorta di moltiplicatore di capacità, come l'allegato, al posto del condensatore nella tua RC.Dovreste essere in grado di ottenere una capacità effettiva di β * C. Probabilmente avrai bisogno di una resistenza di bias dal collettore di base (non mostrato).

Fammi sapere come si simula.

 

[eng_Semi]

3KHz è un piccolo BW, che avrà bisogno di ingombranti resistenze e condensatori.

Provate a leggere Nazionale AN1001 Application Note, quindi scrivere il codice MATLAB ur.Da questo u codice avrà gli elementi di valori che u inizierà la progettazione, quindi provare a dicembre il tappo e guardare il PM e il rumore di fase, fino a raggiungere u la soluzione migliore.Se il tappo è ancora grande, tenta di utilizzare capacità di gate (al fine di ottenere l'uso della sua densità di grandi dimensioni)

Qual è il valore calcolato della PAC, e U usare un filtro per 2 o 3?

 

[greenfrog]

gggould ha scritto:

Ciao a tutti,Ho intenzione di progettare un PLL 64 MHz con Fref = 32KHz.
Il requisito è 1mA bilancio corrente, e onchip tutto.
Ho appena eseguito un rapido trasferimento di sim MATLAB funzione e scoprire che con ~ 3kHz larghezza di banda del ciclo, il tradizionale ciclo di 3 ordine del filtro RC sarà troppo grande per essere integrato.
Sto pensando di usare osc anello.
e il campione-hold filtro loop, ma che non conosci la loro.
Qualcuno può darmi qualche suggerimento o documenti di riferimento?Thanks a lot,gggould

 

[gggould]

eng_Semi ha scritto:

3KHz è un piccolo BW, che avrà bisogno di ingombranti resistenze e condensatori.Provate a leggere Nazionale AN1001 Application Note, quindi scrivere il codice MATLAB ur.
Da questo u codice avrà gli elementi di valori che u inizierà la progettazione, quindi provare a dicembre il tappo e guardare il PM e il rumore di fase, fino a raggiungere u la soluzione migliore.
Se il tappo è ancora grande, tenta di utilizzare capacità di gate (al fine di ottenere l'uso della sua densità di grandi dimensioni)Qual è il valore calcolato della PAC, e U usare un filtro per 2 o 3?

 

[gggould]

biff44 ha scritto:

Provare una sorta di moltiplicatore di capacità, come l'allegato, al posto del condensatore nella tua RC.
Dovreste essere in grado di ottenere una capacità effettiva di β * C. Probabilmente avrai bisogno di una resistenza di bias dal collettore di base (non mostrato).Fammi sapere come si simula.

 

[biff44]

Non ha mai usato un campione e tenere filtro loop.Non sei sicuro di quello che sono.Ma so che se campione troppo lentamente, o aggiungere lasso di tempo troppo con un processo digitale, in termini lineari è come aggiungere loop passaggio a controllo di fase - e il ciclo di controllo perde la stabilità del margine di fase.

MOSFET può essere rumorosa, ma essi sono i più rumorosi, quando poi sono gestiti in segnale di grandi dimensioni (non lineari) mode.Se si utilizza come un amplificatore lineare inseguitore di tensione come un moltiplicatore di C, la potenza del rumore essere gestibile.Dipende da quello che il rumore di fase finale sintetizzatore che stai cercando.

 

[eng_Semi]

gggould ha scritto:

Il motivo per cui scegliere 3kHz BW è perché la Fref è solo 32KHz.
Il BW non può essere inferiore a 32K/10.