produrre FPGA netlist livello in porta?

[lt.data]

Ciao, qualcuno non sa un modo per produrre un FPGA netlist in porta livello?
Netlist con primitiva come porte o, non, e ...eccLa Xilinx netgen comando produrre la netlist con LUT, ma ho bisogno del netlist a livello di porta.

So che si può vedere nel ISE, attraverso schemi di vista della tecnologia, quando si fa doppio clic sul componente LUT, porta il suo livello di schemi, ma posso fare lo stesso con netgen comando?

non Xilinx netlist formato (XNF) o EDIF che può fare?

ringrazio molto, lt.data.

 

[lt.data]

lt.data ha scritto:

Ciao, qualcuno non sa un modo per produrre un FPGA netlist in porta livello?

Netlist con primitiva come porte o, non, e ...
ecc

La Xilinx netgen comando produrre la netlist con LUT, ma ho bisogno del netlist a livello di porta.So che si può vedere nel ISE, attraverso schemi di vista della tecnologia, quando si fa doppio clic sul componente LUT, porta il suo livello di schemi, ma posso fare lo stesso con netgen comando?non Xilinx netlist formato (XNF) o EDIF che può fare?ringrazio molto, lt.data.

 

[FVM]

LUT è vero per un cancello livello FPGA.