A
aaronhor
Guest
Ciao, ho trovato il mio problema per l'elaborazione del progetto.
Per cominciare, ho VHDL 3 blocchi nel mio progetto, cioè DPWM, PID_compensator, e ADC.Ho collegato DPWM e PID_compensator insieme e compilare, elaborare senza alcun errore.Quindi presumo sia dei blocchi sono ok e pronti per la simulazione.Il problema sorgere nel ADC blocco.Credo che il problema perché mi sorgono utilizzare nella descrizione VHDL che, piuttosto che verilog-ams o VHDL-AMS.Il seguente messaggio di errore:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / schema / verilog.vams, 17 | 51): VHDL ADC_DELAY_CELL_3.OUTPUT porto (../hc/adc_delay_cell_3/entity/vhdl.vhd: linea 10,
la posizione 16) tipo non è compatibile con Verilog.
il porto è correspong VHDL:
Porto (VDD: in termini reali gamma
da 0,0 a 5,0;
ingresso: in STD_LOGIC;
reset: in STD_LOGIC;
uscita: fuori STD_LOGIC);
il messaggio di errore sottolineare che la porta di uscita, è incompatibile con verilog.Ma mi chiedo è dovuto alla porta di ingresso VDD?Il tipo reale sostenuto in questo caso?
collegare il modulo utilizzare è copiato da quello usato in avvio rapido tutorial.Mi basta copiare l'intera collegare lib su modulo e utilizzarlo.collegare la regola è usare ConnRule_25V_mid.
Thanks a lot
Per cominciare, ho VHDL 3 blocchi nel mio progetto, cioè DPWM, PID_compensator, e ADC.Ho collegato DPWM e PID_compensator insieme e compilare, elaborare senza alcun errore.Quindi presumo sia dei blocchi sono ok e pronti per la simulazione.Il problema sorgere nel ADC blocco.Credo che il problema perché mi sorgono utilizzare nella descrizione VHDL che, piuttosto che verilog-ams o VHDL-AMS.Il seguente messaggio di errore:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / schema / verilog.vams, 17 | 51): VHDL ADC_DELAY_CELL_3.OUTPUT porto (../hc/adc_delay_cell_3/entity/vhdl.vhd: linea 10,
la posizione 16) tipo non è compatibile con Verilog.
il porto è correspong VHDL:
Porto (VDD: in termini reali gamma
da 0,0 a 5,0;
ingresso: in STD_LOGIC;
reset: in STD_LOGIC;
uscita: fuori STD_LOGIC);
il messaggio di errore sottolineare che la porta di uscita, è incompatibile con verilog.Ma mi chiedo è dovuto alla porta di ingresso VDD?Il tipo reale sostenuto in questo caso?
collegare il modulo utilizzare è copiato da quello usato in avvio rapido tutorial.Mi basta copiare l'intera collegare lib su modulo e utilizzarlo.collegare la regola è usare ConnRule_25V_mid.
Thanks a lot