Problemi in codice VHDL ... plz fatemi sapere se ur ..... consapevole

V

vidyaredy

Guest
Ciao amici,

Io sono la progettazione sistema di acquisizione dati, in cui ho bisogno per usare DCM, MUX's, serrature e elementi di ritardo, così come i miei moduli di livello inferiore.Quando ho un'istanza nel mio modulo in alto, il sistema funziona con clock di sistema.Nella parte superiore del modulo che ho istanziato tutti i moduli inferiori e sotto processo devo prendere orologio di sistema, come il mio caso e portmapping è svolto in tale processo.Ma io sono erros ricevendo.Quando ho rimuovere l'orologio di sistema, io non sto erros.per favore qualcuno mi spiega se portmapping può essere ammessa nel processo con l'orologio ...

Grazie in anticipo ...

 
Per quanto ne so ..U Can't port-map all'interno di un processo.Port-la mappatura è eseguita al di fuori del processo.

It doesnt dare un senso alla porta-map all'interno di un processo.Dal momento che sono "descrivere" l'hardware, il che rende 'sensibili' a qualche segnale di clock doesnt make sense.Il cambiamento descritto solito hardware, secondo alcuni 'Orologio'.

 
yeah si Rute, ho assegnato le uscite al di fuori del processo_Ora ha ottenuto di sintesi.Un problema più è che io sono errore ricevendo come

# ** Fatal: dividere Integer (mod) da zero.
# Time: 1000040 ps Iterazione: 19 Process: / top_module/u2/dcm_sp_inst/ps_delay_md_p File: C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Fatal error in C: / linea Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd 7.216
#
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.
correre
# Non può continuare a causa di un errore fatale.quando eseguo il mio modulo top a ModelSim per la simulazione .... Come faccio a correggere il ritardo ...

 
Io credo, hai avuto lo stesso errore durante il debug il DCM (un altro post del tuo).
Vedo una menzione di "divisione per zero" l'errore ...

Il vostro testbench eseguire qualsiasi operazione del genere?

 
Salve,

Non sto utilizzando qualsiasi banco di prova.con DCM per generare il raddoppio di clock ....

 
Non posso capire perché una divisione per zero errore dovrebbe verificarsi.Avete correttamente un'istanza della DCM?Con un adeguato feedback?Hanno provato ad utilizzare ModelSim invece di simulatore ISE?

Se possibile, caricare il tuo codice VHDL, o dammi un link se u've già postato esso.

 
Plz Hi trovare i file allegati del mio codice.Ho quegli errori in Modelsim solo.Sto usando ISE Webpack-10.1 e ModelSim 6.1b .....
Ci dispiace, ma è necessario il login per visitare questo allegato

 
Sono andato con il codice.Ho trovato alcune questioni.

1.) In buf_soc e buf_eoc ..hai fatto l'assegnazione i seguenti

O <= I dopo D_SOC
O <= I dopo D_EOC

In VHDL 'dopo' affermazione non è sintetizzabile.Ma XST ha dato nessun errore.Così, anche mi ha sorpreso.Così ho deciso di fare una simulazione del comportamento su questi buffer individuale.E ho scoperto che non funzionano.Forzando l'ingresso a '1 'o '0' non cambia il risultato.Così ho incontrato una simulazione percorso post ..Ha funzionato, ma poi il 100 ns ritardo non c'era ...Solo ritardo percorso combinatorio.Il che dimostra 'dopo' wasnt dichiarazione di sintesi.

2.) Ho simulato il modulo di livello superiore.E ho avuto alcun tipo divide 'con zero errori' e ho avuto l'atteso moltiplicato orologio clk6b1o segnale.

Sto usando la versione 9.1 e ISE ModelSim XE 6.2g

 
oh .... c'è qualche altra alternativa per il dopo clausola, posso usare attendere?Credo anche che non è sintetizzabile .... presso la I uscita sono generare impulsi con tanto di periodo di tempo .....

 
No non è possibile utilizzare 'aspettare', o di altre dichiarazioni tale ritardo sia.Non vi è alcun modo per introdurre tale cronometrati ritardo direttamente ..Dobbiamo dipendere dalla 'Orologio'.
E inoltre, utilizzando 6 cause DCM accumulo di jitter.

Io non ha ancora capito cosa si intende con "Al di uscita sono i generare impulsi con tanto di periodo di tempo ....."

 
Salve,

Ho fatto il mio modulo di disegno completo.Tutti i singoli blocchi stanno lavorando bene.Ma quando ho integrare tutte Non ricevo output desiderati.Come lei ha detto in precedenza ur risposta che, dopo la clausola non è simulato, ha funzionato per me.quando cambio il mio ingresso, dopo certo, come indicato nel codice di uscita sta cambiando rispetto a input.Tuttavia non funziona nel modulo in alto.Sono qui con la mia plz design andare thro 'e fammi sapere dove ho sbagliato.Se uso cant dopo la clausola, che cosa è l'alternativa per questo.Ho bisogno di generare gli impulsi di tale durata molto.Come posso desribe elementi di ritardo in VHDL?My top segnali di uscita del modulo non stanno accadendo ... OE, SHG, ADC_CLK.ADC_CLK è la mia seconda DCM (inst - DCM2 - O / P è il doppio clk clk input) in uscita.Voglio dire due volte, moltiplicato per l'uscita del primo DCM (inst - DCM6 --- O / P è sei volte clk input) in uscita (clk1b20_inv).Io sono la mia alimentazione di uscita del primo DCM come input al secondo DCM ....

trovare i file sorgente e file di output di forme d'onda del modulo top<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt="Issues in vhdl coding...plz let me know if u r aware....." title="Problemi di codifica VHDL ... plz fatemi sapere se ur ..... consapevole"/>

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