problema Xilinx, please help con VHDL

[Cutey]

Ho un problema al mio Xilinx ed è endweek e ho bisogno di simulare presto e non hanno alcun CD per Xilinx per favore qualcuno può aiutarmi a simualte il seguente programma è corretto, ma hanno per simulare lalibrary IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.STD_LOGIC_ARITH.ALL;
uso IEEE.STD_LOGIC_UNSIGNED.ALL;

Tu entità è
porto (A0, B0: in std_logic_vector (7 downto 0);
sel: in std_logic_vector (2 downto 0);
SUM0: out std_logic_vector (15 downto 0));
fine tu;

architettura comportamentale del TU èiniziare
processo (A0, B0, sel)
iniziare
sel caso è

quando "000" =>
SUM0 <= A0 B0, - aggiunge il funzionamentoquando "001" =>
SUM0 <= A0 (non B0) 1; - sottrazionequando "010" =>
SUM0 <= A0 * b0; - o il funzionamentoquando "011" =>
SUM0 <= A0 e B0; - e il funzionamento

quando "100" =>
SUM0 <= A0 e B0; - operazione XOR

quando "101" =>
SUM0 <= A0 xor b0;when others =>
SUM0 <= "XXXXXXXXXXXXXXXX";

end case;
end process;end Behavioral;

 

[Ilgaz]

Dopo la simulazione di cosa vuoi che facciamo?
Solo dire che è OK o che cosa?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

 

[FVM]

Il testo VHDL non è corretto, perché le larghezze po 'di espressione non sono corrispondenti.Alcuni sono 8, mentre altri 16 bit.