Problema in Virtuoso cadenza ...

[cipher_crypto]

Salve,
Sono stato la progettazione di un processore FFT con Verilog.Quando mi è stato possibile utilizzare lo strumento virtuoso che ho riscontrato problemi.Il mio codice ha funzionato bene in Xilinx.
<Fft1 <modulo top
butterfly3 è esempio di un altro radix1 modulra sto ricevendo il messaggio di errore come questo "errore: Netlister in grado di scendere una delle viste definiti nella lista vista" Verilog schematica estratto "farfalla per esempio 3 in fft1 cella. Sia l'uno di questi punti di vista alla libreria di cellule FFT1_lib: radix1 modificare la Visualizza lista per .... una vista esistente "
Ho già elencato questo radix1 nel mio sistema ....
Please let me know how per risolvere questo problema ...

cifrario

 

[delei]

È necessario verificare il nome della vista del radix1 netlister cell.The non trovano il nome della vista
Verilog o schema o estratte in radix1 cella, in modo netlister non può generare netlist.

 

[cipher_crypto]

Hi Delei,
Grazie.Ho appena iniziato questo strumento.Io fondamentalmente seguendo questa followin istruzioni per utilizzare virtuoso.In questo tutorial che mostra l'esecuzione esempio BCDcounter <<Sto seguendo queste istruzioni per eseguire il mio programma::

Verilog-Editor finestra Modifica:
Strumenti -> Verilog-XLAmbiente finestra di installazione:
Run Directory = BCDcounter.run1
OKVirtuoso Verilog Ambiente per Verilog-XL finestra di integrazione:
Setup -> registrare segnaliRegistrare segnali finestra Opzioni:
Sceglie di salvare "tutti i segnali"
Pacchetto di forme d'onda Display -> Simvision
OKVirtuoso Verilog Ambiente per Verilog-XL finestra di integrazione:
Stimolo -> VerilogNuova finestra:
Fare clic su Sì per creare stimoli file modello
<<<<Ho ricevuto il messaggio ERRORE dopo questa fase

Io fondamentalmente RADIX1 elencate nella lista.Non so perchè netlister non vedendolo.Potrebbe dirmi sto seguendo i passi giusti?Do u have qualsiasi altro riferimento che posso seguire?
Please let me know.