problema in merito alla progettazione LDO cambiamento delle modifiche ESR pole

[flying591]

Ciao a tutti

In un circuito LDO, a cambiare il valore della resistenza ESR, si deve solo cambiare lo zero, che è generato da Resr.but in alcuni valori, non solo cambiare la BU zero anche cambiare il palo.Inoltre, il polo ha cambiato parte immaginaria.
Perché?
per questa pole, come risarcimento?
grazie in anticipo per ogni risposta che può aiutare me!

 

[LVW]

flying591 ha scritto:

Ciao a tuttiIn un circuito LDO, a cambiare il valore della resistenza ESR, si deve solo cambiare lo zero, che è generato da Resr.but in alcuni valori, non solo cambiare la BU zero anche cambiare il palo.
Inoltre, il polo ha cambiato parte immaginaria.

Perché?

per questa pole, come risarcimento?

grazie in anticipo per ogni risposta che può aiutare me!

 

[flying591]

LVW ha scritto:flying591 ha scritto:

Ciao a tuttiIn un circuito LDO, a cambiare il valore della resistenza ESR, si deve solo cambiare lo zero, che è generato da Resr.but in alcuni valori, non solo cambiare la BU zero anche cambiare il palo.
Inoltre, il polo ha cambiato parte immaginaria.

Perché?

per questa pole, come risarcimento?

grazie in anticipo per ogni risposta che può aiutare me!

 

[LVW]

Hi flying591,

Purtroppo, non ho familiarità con HSPICE e la sua analisi pz.
Ma credo che, il resp immagine.il problema non è chiaro tramite questa analisi poiché tutti i poli e gli zeri del circuito tutto sono mostrati - anche tutti i non-valori dominanti originata dal transistor.
Che dire di una semplice analisi ac mostrando la vera risposta di frequenza e l'effetto dei poli dominanti e gli zeri?Mi auguro che la situazione allora sarà molto più chiara.
Saluti

 

[flying591]

LVW ha scritto:

Hi flying591,Purtroppo, non ho familiarità con HSPICE e la sua analisi pz.

Ma credo che, il resp immagine.
il problema non è chiaro tramite questa analisi poiché tutti i poli e gli zeri del circuito tutto sono mostrati - anche tutti i non-valori dominanti originata dal transistor.

Che dire di una semplice analisi ac mostrando la vera risposta di frequenza e l'effetto dei poli dominanti e gli zeri?
Mi auguro che la situazione allora sarà molto più chiara.

Saluti

 

[LVW]

flying591 ha scritto:a proposito, voglio simulare il margine di fase di LDO, è possibile simulare il circuito come indicato nello schema del circuito?

 

[sachinagg77]

Battenti

Ho visto il vostro circuito.Credo che avrà seri problemi in fase di garantire margini sufficienti con questo circuito per tutti gli angoli.Si hanno tre fasi ad alto guadagno ... ogni genererà un palo.

Il condensatore esterno nella vostra simulazione è 10U, ma potrebbe cambiare da tanto quanto / - 50% a causa della temperatura.Vi preghiamo di controllare le variazioni del suo valore.

Inoltre, avete bisogno di un modello per l'IO / PIN parassiti che potrebbero avere una grande influenza sulla stabilità e le prestazioni del circuito.

Wishing you good luck

Sachin

 

[rock_zhu]

fanno uso di uno stadio amplificatore U otterrà un LDO stabile