problema di sintesi

[akp494]

Sto utilizzando indice di accedere ad alcuni pezzi di un registro a scorrimento come questa le variazioni dell'indice dei valori a seconda di alcune condizioni.
in VHDL il pezzo di codice simile a questo:
a <= reg (1 ptr ptr downto) dove 'a' è un vettore di due bit.

Quando provo a sintetizzare il pezzo di sopra del codice, Synopsys DC dice una costante è atteso come l'indice.

A mio parere, lo strumento di sintesi devono essere aggiornati per dedurre questo tipo di implementazioni.Qui 'reg' è definito "uno" è definito anche "ptr" è definito e, quindi, lo strumento dovrebbe idealmente non vedere un problema in attuazione del presente.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />

 

[hawk]

Qual è la versione dc si usa??
Qual è la versione del simulatore si usa?

 

[akp494]

Ciao Hwak
Sto usando la versione DC 2.003,12.I guess it's pretty entro un.

 

[hawk]

si dovrebbe pensare come HW non SW,
dire esattamente a DC cosa vuoi dire.
ad esempio se si aggiunge 1, si dovrebbe aggiungere 1'b1 (come in Verilog) etc '.

 

[akp494]

Ciao Hawk
Immagino tu vada male.

Lasciatemi spiegare il problema in modo diverso.

Supponiamo che io sono le seguenti dichiarazioni del segnale.reg segnale: std_logic_vector (15 downto 0);ptr segnale: integer;segnale a: std_logic_vector (1 downto 0);Poi in qualche posto nel codice, se io dicoa <= reg (ptr 1 downto PTR)Ora, se provo a sintetizzare questo codice usando DC si sta dando un errore per la dichiarazione di cui sopra mostra la seguente commento.

"Una costante è previsto come" indice diC'è qualche lavoro in giro per questo?È il problema con lo strumento.

 

[rol73]

Ci dispiace, la mia soluzione era già stato postato in un altro post ...Ho eliminato

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