problema di descrivere uno 4bit Ripple Counter utilizzando Verilog

[Vasilis]

Ho un problem.Here è una descrizione Verilog di un contatore 4 bit ripple:

Modulo D_FF (D, Q, CLK, RST);
uscita Q;
ingresso D, CLK, RST;
reg Q;
sempre @ (CLK posedge o negedge RST)
if (~ RST) Q = 1'b0;
else Q = D;
endmoduleModulo Ripple_Counter (Conte, RST, A0, A1, A2, A3);
formato A0, A1, A2, A3;
ingresso Conte, RST;
reg A0, A1, A2, A3;

D_FF (~ A0, A0, Conte, RST);
D_FF (~ A1, A1, A0, RST);
D_FF (~ A2, A2, A1, RST);
D_FF (~ A3, A3, A2, RST);

endmoduleModulo Test_Ripple_Counter;
.
.
.
endmodule

Quando provo a caricare il disegno appaiono i seguenti errori:
# ERRORE: ... / simulazioni / ripleCounter / new.vhd (17): la connessione di porta di uscita illegale (2 connessione).
# Region: / Test_Ripple_Counter / CUT / # D_FF # 17
# ERRORE: ... / simulazioni / ripleCounter / new.vhd (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

: Collegamento porto illegale di uscita (2 connessione).
# Region: / Test_Ripple_Counter / CUT / # D_FF # 18
# ERRORE: ... / simulazioni / ripleCounter / new.vhd (19): la connessione di porta di uscita illegale (2 connessione).
# Region: / Test_Ripple_Counter / CUT / # D_FF # 19
# ERRORE :.../ simulazioni / ripleCounter / new.vhd (20): la connessione di porta di uscita illegale (2 connessione).
# Region: / Test_Ripple_Counter / CUT / # D_FF # 20
# Design Errore caricando

Qualcuno sa che cosa c'è che non va

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Interrogazione" border="0" />

 

[Salma ali Bakr]

Be ', u sono due piccoli errori:

1-non fanno A0, A1, A2, A3 registri
2-nome di istanza messo per ogni D_FF

così sarà come questo:
////////////////////////////////////////////////// ///////////////////////////////
Modulo Ripple_Counter (Conte, RST, A0, A1, A2, A3);
formato A0, A1, A2, A3;
ingresso Conte, RST;don't put this line here

/ / reg A0, A1, A2, A3,
non inserire questa linea qui/ / aggiunge D0, D1, D2, D3, come ad esempio per ogni D_FF_FF d0 (~ A0, A0, Conte, RST);
D_FF D1 (~ A1, A1, A0, RST);
D_FF d2 (~ A2, A2, A1, RST);
D_FF D3 (~ A3, A3, A2, RST);

endmodule
////////////////////////////////////////////////// //////////////////////////////

dovrebbe funzionare ora
Buona fortuna e mi feed back con tutti gli altri errori

Salma

 

[Vasilis]

Non ho fatto A0, A1, A2, A3 registri e adesso funziona bene!
Thanks: D
Anche se non si aggiunge D0, D1, D2, D3, come ad esempio per ogni flip flop d it's ok.

 

[Salma ali Bakr]

Ma quale è il problema allora
It just worked fine di per sé in seguito o quello che è successo??

 

[Vasilis]

Salma ali Bakr ha scritto:

Ma quale è il problema allora

It just worked fine di per sé in seguito o quello che è successo??

 

[Salma ali Bakr]

oops .... io credo letto il post rapidamente ur ... e il pensiero ha funzionato senza u apportare modifiche ..... io sono io contento aiutato ... buona fortuna ...

Salma: D

 

[jay_ec_engg]

qui ha funzionato senza alcun cambiamento, perché le uscite saranno registrate e il nome di istanza verrà presa dallo strumento automaticamente ........
Ma ovviamente il suo non è un buon disegno pratica ......