problema DDS

[skycanny]

Sono tenuti ad applicare un generatore di onda sinusoidale e frequenza è di
0.005hz a 5000hz.Dato l'orologio è 100MHz, il problema è se questo generatore DDS può frequenza gamma sinusoidale.Se è in grado, come molti hanno bit secondo la fase così come lungo sine tabella (un intero periodo)
C'è qualcuno mi dica come computate queste paremeters?
Qualsiasi aiuto sarebbe apprezzato!

 

[freeinthewind]

se ur riferimento è 100MHz di clock, è possibile generare 50Mhz al massimo.Penso, quindi, e questo può generare frequenza gamma.
u ur parametro può fare utilizzando elenco matlab.after generano tale fenomeno, e necessità di fare un passaggio da fisso a mobile.

 

[skycanny]

Grazie per le risposte
Il problema fondamentale è il numero di bit è la fase accmulator così come lungo tavolo

 

[Renjith]

ru attuazione DDS su FPGA Xilinx?
in caso affermativo, la sua molto facile con DDS IP core.
Se si desidera scrivere la codifica per la stessa, quindi si riferiscono DDS scheda da Xilinx web.it dà un quadro chiaro per DDS design.
5K è molto realizzabile con una 100 Mhz di clock.
Ma il disegno sarà enorme se si deve passare per un ,005 Hz risoluzione.
Just 1Hz risoluzione vera e propria avrà 27 bit per la fase di accumulatori,
,005 Hz e risoluzione avrà 35 bit fase di accumulatori
La scheda di cui sopra vi darà un quadro chiaro di questi calcoli.

 

[skycanny]

grazie per la risposta
Mi hanno attuata
Ho diviso il 100MHz di clock a circa 5MHz consequentialy i bit della fase droped accumulatori.
Ma l'onda non è agevole osservare attraverso oscillografo perché LP higt ha una frequenza di arresto.
Il rom sine tabella è generato da corgen,
il che rende difficile migrare questa DDS su diversi FPGA
Così ho attuare rom da primitivo VHDL di Xilinx corgen invece, e questo sembra essere difficile, perché io sono un nuovo e VHDL per FPGA.
Mi auguro ardentemente che qualcuno mi dica come descrivere un rom in VHDL.

Qualsiasi aiuto sarebbe apprezzato!

 

[Renjith]

skycanny ha scritto:Mi auguro ardentemente che qualcuno mi dica come descrivere un rom in VHDL.

 

[power-twq]

si deve determinare l'uscita
del segnale
di
frequenza di precisione e prima fase di precisione.

se la fase di precisione sono 1 grado, poi 9 bit per ACC

sono sufficienti.perché 1 / (2 ^ 9) * 360 <1degree.

quindi, sine tabella bisogno anche di 512 deepth.

per le altre questioni, è possibile visitare il sito web per www.analog.com

ricerca connessi alcuni DDS documento.

con i migliori saluti

skycanny ha scritto:

Sono tenuti ad applicare un generatore di onda sinusoidale e frequenza è di

0.005hz a 5000hz.
Dato l'orologio è 100MHz, il problema è se questo generatore DDS può frequenza gamma sinusoidale.
Se è in grado, come molti hanno bit secondo la fase così come lungo sine tabella (un intero periodo)

C'è qualcuno mi dica come computate queste paremeters?

Qualsiasi aiuto sarebbe apprezzato!

 

[freeinthewind]

Penso che si dovrebbe simulare il sistema. darà la simulazione e le specifiche di progettazione, come ad esempio il numero di bit fase accumulatori e le dimensioni di look-up table.

 

[mobile-it]

Ciao, ho una domanda riguardo a questo: è possibile attuare un DDS per la ricezione FM in un FPGA?qualcuno mi può dare qualche esempio?grazie