Post Simulazione HDL in forma in ModelSim

[nanisan]

Ho progettato una macchina semplice stato in VHDL, ma quando si fa il fit post Simulazione HDL in ModelSim io non sono in grado di tenerne traccia nel visualizzatore di forme d'onda (io sono solo in grado di visualizzare i segnali / Stati nella simulazione comportamentale).
Vi è un attributo che posso usare in modo che questi segnali sono sintetizzati?state_type tipo è (IDLE, TEST, ADDR_DECODE, DATA_TRS);
segnale prs_state, next_state: state_type;

 

[RISCyy]

nanisan ha scritto:

Ho progettato una macchina semplice stato in VHDL, ma quando si fa il fit post Simulazione HDL in ModelSim io non sono in grado di tenerne traccia nel visualizzatore di forme d'onda (io sono solo in grado di visualizzare i segnali / Stati nella simulazione comportamentale).

Vi è un attributo che posso usare in modo che questi segnali sono sintetizzati?state_type tipo è (IDLE, TEST, ADDR_DECODE, DATA_TRS);

segnale prs_state, next_state: state_type;

 

[BPU]

solo per la simulazione fit post HDL è possibile impostare i valori di default per tutti gli Stati.
dopo la simulazione (dopo il buon risultato) è possibile eliminare lo stato di default degli stati della FSM.

 

[Matrix_YL]

Generalmente HDL possono essere sintetizzati dal set predefinito di strumenti di sintesi, se il codice è giusto per sintetizzare.
Sei sicuro che la tua descrizione HDL possono essere sintetizzati?

se sì, forse è possibile impostare un altro frequenza di clock Simu e provarlo!
In caso contrario, il tuo poter postare qui il codice, magari qualcuno sarà aiuterà a modificare il codice a una sintesi.