possono includere 2 dichiarazione dentro se la condizione in Verilog

[Irfansw07]

Qualcuno può darmi una mano nel dare risposta se posso comprendere 2 dichiarazione dentro se la condizione in VerilogA ....

Voglio dire, quando scrivo come questo
if (a = 0 e b = 0) begin

poi sopra affermazione non è corretta in VerilogA e mostrando di errore
Qualcuno può dirmi come fare a scrivere in forma corretta

Grazie in anticipo

 

[Loktik_Vitalij]

Forse, se (a == 0 e b == 0)
o
if ((a == 0) & & (b == 0))